半導(dǎo)體器件和包括該半導(dǎo)體器件的集成裝置制造方法
【專利摘要】本實用新型提供一種半導(dǎo)體器件和包括該半導(dǎo)體器件的集成裝置。所述半導(dǎo)體器件包括：襯底；位于所述襯底上的緩沖層；補償區(qū)，其包括位于所述緩沖層上的p區(qū)和n區(qū)；以及位于所述補償區(qū)上的多個晶體管單元，所述多個晶體管單元的每一個包括源區(qū)、體區(qū)、柵電極、以及至少在柵電極和體區(qū)之間形成的柵極電介質(zhì)。所述柵電極具有等于或小于相鄰晶體管單元之間的間距的三分之一的寬度。
【專利說明】半導(dǎo)體器件和包括該半導(dǎo)體器件的集成裝置
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導(dǎo)體器件和包括該半導(dǎo)體器件的集成裝置，尤其涉及一種與MOS驅(qū)動器電路集成在一起的具有低柵極電荷(Qg)和改善的耐用性的超結(jié)器件和包括該超結(jié)器件的集成裝置。
【背景技術(shù)】
[0002]超結(jié)器件采用的想法是通過在該區(qū)域附近添加相反極性的電荷來補償通態(tài)電流路徑中低Rdsmi值所需的剩余電荷。一般用于垂直器件的結(jié)構(gòu)采用垂直的η摻雜柱和P摻雜柱，通過溝槽刻蝕和再填充來形成所述η摻雜柱和P摻雜柱，或者通過多次外延布置來形成所述η摻雜柱和P摻雜柱。
[0003]超結(jié)器件的發(fā)展通常至少必須權(quán)衡擊穿電壓、Rdsm1、雪崩耐量、整流行為和制造窗□。
[0004]這些權(quán)衡主要受到對P柱和η柱以及補償結(jié)構(gòu)和基底材料之間的層的摻雜的所有幾何維度定尺寸的限制。
[0005]由于這是一個多維優(yōu)化問題，因此找到非常符合應(yīng)用要求的器件設(shè)計是困難且具有挑戰(zhàn)性的。
[0006]對于超結(jié)晶體管的快速開關(guān)來說，期望具有低柵極電荷。這降低了開關(guān)損耗、驅(qū)動損耗并有利于驅(qū)動器概念。例如，在驅(qū)動器之后用于將高峰值電流提供給開關(guān)晶體管的柵極的升壓器可以被省略。由此，可以節(jié)省開發(fā)成本、板空間、在冷卻方面花費的精力，還可以節(jié)省額外的器件。
[0007]另一方面，通過減少超結(jié)晶體管的柵極電荷降低了晶體管的導(dǎo)通和截止的延遲時間。由于延遲時間減小了控制環(huán)路中的相位裕度，因此具有較低延遲時間的超結(jié)晶體管改善了控制環(huán)路的穩(wěn)定性。很明顯，少的柵極電荷對于超結(jié)晶體管是有益的。
[0008]超結(jié)晶體管的柵極電荷受到柵源電容和柵漏電容的支配。由此，可以通過分別減小源極和柵極以及柵極和漏極之間的重疊區(qū)域來減少柵極電荷。這個目標可以通過最小化超結(jié)晶體管的柵電極的面積來實現(xiàn)。
[0009]減小柵電極面積的主要缺點是由于柵電極的截面面積較小而引起柵極串聯(lián)電阻增大。由此，超結(jié)晶體管的開關(guān)變得不均勻。例如，與超結(jié)晶體管的柵極連接相鄰的芯片區(qū)域的一部分已經(jīng)響應(yīng)了柵極電壓的變化，而遠離柵極連接(柵極焊盤)的芯片區(qū)域的其他部分仍保持在其之前的狀態(tài)。這種延遲的且不均勻的開關(guān)可能導(dǎo)致開關(guān)損耗增加并且可能導(dǎo)致不穩(wěn)定的開關(guān)或者甚至導(dǎo)致振蕩。
[0010]減少的柵極電荷的另一方面是在開關(guān)損耗和驅(qū)動損耗降低時的增益不得不由明顯較低的信噪比裕度(SNR)來補償。低SNR意味著較小的噪聲事件可能會導(dǎo)致MOSFET的意想不到的開關(guān)，從而導(dǎo)致故障或者甚至導(dǎo)致電路被破壞。
[0011]需要一種能夠通過同時提供小的柵電極面積和小的內(nèi)部柵極分布電阻來實現(xiàn)超結(jié)晶體管的少柵極電荷的結(jié)構(gòu)，該結(jié)構(gòu)還應(yīng)該克服因缺乏抗噪性而引起意想不到的操作的劣勢/風險。

【發(fā)明內(nèi)容】

[0012]本實用新型的目的在于解決以上一個或多個問題。
[0013]為了實現(xiàn)所述目的，根據(jù)本實用新型的一個方面，提供一種半導(dǎo)體器件，其包括:
[0014]襯底；
[0015]位于所述襯底上的緩沖層；
[0016]補償區(qū)，其包括位于所述緩沖層上的P區(qū)和η區(qū)；以及
[0017]位于所述補償區(qū)上的多個晶體管單元，所述多個晶體管單元的每一個包括源區(qū)、體區(qū)、柵電極、以及至少在柵電極和體區(qū)之間形成的柵極電介質(zhì)，
[0018]其特征在于，所述柵電極具有等于或小于相鄰晶體管單元之間的間距的三分之一的寬度。
[0019]在一些實施例中，所述半導(dǎo)體器件還包括用于將柵電極電連接到外部的柵極焊盤，所述柵極焊盤的尺寸為< 200 ymX300 μ m。
[0020]在一些實施例中，所述柵極電介質(zhì)具有≤2 μ m的厚度。 [0021]在一些實施例中，所述柵極電介質(zhì)具有< 50 nm的厚度。
[0022]在一些實施例中，所述柵極電介質(zhì)具有≤35 nm的厚度。
[0023]在一些實施例中，所述緩沖層具有為所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的至少25%的厚度。
[0024]在一些實施例中，所述緩沖層具有為所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的至少30%的厚度。
[0025]在一些實施例中，所述緩沖層具有為所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的至少1/3的厚度。
[0026]在一些實施例中，所述緩沖層具有在所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的35%和45%之間的厚度。
[0027]在一些實施例中，所述緩沖層具有比所述η區(qū)低的摻雜濃度。
[0028]在一些實施例中，所述緩沖層具有朝向襯底增加的摻雜濃度。
[0029]在一些實施例中，所述緩沖層包括所述襯底上的第一子層和第一子層上的第二子層，并且第二子層的摻雜高于第一子層的摻雜。
[0030]在一些實施例中，所述緩沖層包括所述襯底上的第一部分和第一部分上的第二部分，并且第一部分具有朝向襯底增加的摻雜濃度。
[0031]在一些實施例中，所述緩沖層的第一部分具有與所述補償區(qū)的η區(qū)相同的摻雜濃度，并且所述第一部分的摻雜濃度是恒定的。
[0032]在一些實施例中，另一 η區(qū)被注入在相鄰晶體管單元的體區(qū)之間。
[0033]在一些實施例中，所述半導(dǎo)體器件是超結(jié)器件。
[0034]根據(jù)本實用新型的另一個方面，提供一種集成裝置，其包括:
[0035]如上所述的半導(dǎo)體器件中的任何一個；和
[0036]與所述半導(dǎo)體器件集成在一起用于控制所述半導(dǎo)體器件的操作的控制器。
[0037]在一些實施例中，所述集成裝置還包括與所述半導(dǎo)體器件集成在一起的二極管。[0038]在一些實施例中，所述集成裝置還包括與所述控制器集成在一起的另一半導(dǎo)體器件。
[0039]在一些實施例中，所述控制器與所述半導(dǎo)體器件單片地、逐個芯片地或者以芯片上芯片的形式集成。
【專利附圖】

【附圖說明】
[0040]本實用新型的這些和其它特征和優(yōu)點將通過以下參考附圖的詳細描述而變得明顯，在附圖中:
[0041]圖1a-1c示意性地示出根據(jù)本實用新型的超結(jié)晶體管的三個非限制性實例的截面圖。
[0042]圖2a_2b示意性地示出根據(jù)本實用新型的超結(jié)晶體管的兩個實例的截面圖和阻斷操作中電場的可能的特性。
[0043]圖3a_3c示意性地示出根據(jù)本實用新型的集成裝置的不同布置。
【具體實施方式】
[0044]現(xiàn)在將參考示出本實用新型的實施例的附圖在下文中更全面地描述本實用新型的實施例。然而，本實用新型可以以許多不同的形式來具體實施并且不應(yīng)該被解釋為受限于本文所闡述的實施例。更確切地說，提供這些實施例是為了使該公開內(nèi)容更徹底和完整，并且將向本領(lǐng)域技術(shù)人員全面地傳達本實用新型的范圍。遍及全文，相似的數(shù)字指代相似的元件。此外，附圖中示出的各個層和區(qū)只是示意性的并且沒有必要按比例繪制。因此本實用新型不限于附圖中示出的相對大小、間距和對準。另外，正如本領(lǐng)域技術(shù)人員所認識的，本文提到的形成于襯底或其它層上的層可以指直接形成在襯底或其它層上的層，也可以指在襯底或其它層上形成的一個或多個居間層上的層。而且，術(shù)語“第一導(dǎo)電類型”和“第二導(dǎo)電類型”指的是相反的導(dǎo)電類型，例如N或P型，然而，這里所描述和示出的每個實施例也包括其互補實施例。
[0045]在本文中所使用的術(shù)語僅僅為了描述特定實施例的目的并且不意圖限制本實用新型。如本文所使用的那樣，單數(shù)形式“一”、“一個”和“該”意圖也包括復(fù)數(shù)形式，除非上下文以其它方式明確指示。還將理解，當在本文使用術(shù)語“包括”和/或“包含”時，其指定所敘述的特征、整體、步驟、操作、元件和/或部件的存在，但是不排除一個或多個其它特征、整體、步驟、操作、元件、部件和/或其組群的存在或添加。
[0046]除非以其它方式限定，本文所使用的所有術(shù)語(包括技術(shù)和科學術(shù)語)具有與如本實用新型所屬領(lǐng)域的技術(shù)人員通常理解的含義相同的含義。還將理解本文所使用的術(shù)語應(yīng)該被解釋為具有與它們在該說明書的背景以及相關(guān)領(lǐng)域中的含義一致的含義，并且將不會以理想化或過分形式的方式解釋，除非在本文中明確如此限定。
[0047]附圖通過在摻雜類型“η”或“p”旁邊指示或“ + ”來說明相對摻雜濃度。例如，“η-”表示低于“η”摻雜區(qū)域的摻雜濃度的摻雜濃度，而“η+”摻雜區(qū)域具有比“η “摻雜區(qū)域高的摻雜濃度。相同的相對摻雜濃度的摻雜區(qū)域沒有必要具有相同的絕對摻雜濃度。例如，兩個不同的“η”摻雜區(qū)域可以具有相同或不同的絕對摻雜濃度。
[0048]圖1a-1c示意性地示出根據(jù)本實用新型的超結(jié)晶體管的三個非限制性實例的截面圖。示出了多種用于實現(xiàn)補償區(qū)和可選緩沖區(qū)的可能性，其中P表示單元間距，W表示柵電極尺寸。這些實例并非限制性的，其可以以任何方式結(jié)合成不同的方案。為簡單起見，僅一部分有源區(qū)，即，承載垂直負載電流的區(qū)域的截面被示出。而晶體管的其它部分，如邊緣終止系統(tǒng)，劃片區(qū)或者柵極連接并未在圖1a-1c中明確示出。所示出的器件具有半導(dǎo)體本體，其具有補償區(qū)，所述補償區(qū)包括P區(qū)(P柱)130和η區(qū)(η柱)134，其中所述補償，即在垂直方向上P柱和η柱之間的摻雜的差，既可以是均勻的也可以是可變的。
[0049]所述補償區(qū)被連接至MOS晶體管單元，MOS晶體管單元包括源區(qū)118，體區(qū)138和控制柵極114。在所示出的實例中，所述柵極被構(gòu)建成位于所述半導(dǎo)體本體頂部的平面柵電極。
[0050]絕緣結(jié)構(gòu)140，例如氧化物，將所述柵極114與所述體區(qū)138，所述源區(qū)118，所述η區(qū)(η柱)134以及金屬化層110電隔離。并且，所述絕緣結(jié)構(gòu)140在所述柵極114下面的那部分可用作柵極絕緣層。
[0051]所述晶體管的漏極128連接至高摻雜的襯底124?？蛇x緩沖層126可以位于所述襯底和所述補償區(qū)之間。所述緩沖層具有與襯底相同的導(dǎo)電類型，但具有比該襯底更低濃度的摻雜。在垂直方向上所述緩沖層的摻雜可以是變化的。例如，圖1b所示的截面描繪了所述緩沖層中逐步變化的摻雜水平。例如，所述緩沖層可以包括多個子層，如第一子層(緩沖層I)和第二子層(緩沖層2)，并且所述第二子層的摻雜可以高于所述第一子層的摻雜。又例如，圖1c所示的截面描繪了所述η區(qū)(η柱)134的摻雜沿著自所述絕緣結(jié)構(gòu)140至所述緩沖層126的方向逐步增加和/或逐漸增加。根據(jù)一個實施例(圖1a-1c中未示出)，η區(qū)(η柱)的摻雜和/或P區(qū)(P柱)的摻雜可以沿著自所述絕緣結(jié)構(gòu)140至所述緩沖層126的方向具有一個或多個局部摻雜最大量及一個或多個局部摻雜最小量。
[0052]各源極接觸通過 所述金屬化層110電相連，所述金屬化層在芯片的頂面構(gòu)建公共源極焊盤。各個單元柵極114通過多晶硅相連以在頂面構(gòu)建與金屬化部的公共柵極接觸。并且因此，具有相同或不同的金屬化部的兩個電極(一個用于源極，另一個用于柵極)被設(shè)置在器件頂面并且借助例如硅氧化物或硅氮化物鈍化層或者借助二者彼此隔離。所述漏極接觸構(gòu)建在器件的后部并且被超結(jié)器件的金屬化部128覆蓋。
[0053]根據(jù)本實用新型，可以通過最小化柵電極和漏區(qū)的重疊(即通過最小化圖1a-1c中的柵電極寬度w)來獲得低柵極電荷。在一個實施例中，柵電極具有的寬度w < 1/3 P(這里，P表示單元間距)?？商鎿Q地，體區(qū)之間的間距≤1/3 ρ。為了最小化體區(qū)之間的小間距的影響，在體區(qū)之間可以注入另外的η區(qū)(在圖中未示出)。根據(jù)本實用新型，作為替換方案，可以通過借助面積縮小來最小化柵極焊盤和柵極指狀物所起的作用并且通過增大柵電極和漏電極之間的隔離物(電介質(zhì))的厚度而獲得低柵極電荷。作為例子，柵極焊盤的尺寸為< 200 UmX300 μ m，并且柵電極和漏電極之間的隔離物(電介質(zhì))的厚度< 2 μ m。
[0054]圖2a_2b示意性地示出根據(jù)本實用新型的超結(jié)晶體管的兩個實例的截面圖和阻斷操作中電場的可能的特性。示出了多種用于實現(xiàn)補償區(qū)和可選緩沖區(qū)的可能性。緩沖區(qū)可以是漸變的或者也可以呈兩個或更多個臺階狀變化。這些實例并非限制性的。所述補償區(qū)中的電場被粗略地描繪為不變的，但其可以具有不同的形狀(上升的，下降的，波浪的或者這些形狀的一個或多個的組合)。并且，緩沖層中電場的減小可以與所示出的特性不同。
[0055]例如，所述緩沖層中的摻雜水平可以改變。如圖2a所示，所述緩沖區(qū)的摻雜可以在靜態(tài)阻斷操作期間在所述空間電荷區(qū)部分之外朝向所述襯底增大。
[0056]又例如，所述緩沖層中的摻雜水平可以逐步改變。例如，所述緩沖層可以包括多個子層，例如第一子層(緩沖層I)和第二子層(緩沖層2)，并且所述第二子層的摻雜高于所述第一子層的摻雜，如圖2b所示。
[0057]根據(jù)本實用新型，為了防止緩沖層被完全耗盡，所述緩沖層必須足夠厚。根據(jù)一個實施例，所述緩沖層具有為沉積在具有高且基本均勻?qū)щ娦缘囊r底(在此限定為外延層)之上的半導(dǎo)體材料的總厚度(也即緩沖層、補償區(qū)以及源區(qū)和體區(qū)的總體厚度)的至少25%或30%的厚度。根據(jù)另一個實施例，所述緩沖層具有在所述總厚度的35%和45%之間的厚度。
[0058]根據(jù)本實用新型，為了改善在錯誤操作下的器件魯棒性，緩沖層可以包括兩層，其中直接在補償結(jié)構(gòu)下面的那一層具有與補償結(jié)構(gòu)的η柱相同且恒定的摻雜水平，而鄰近襯底的那一層具有沿著到襯底的方向增大的摻雜水平。
[0059]圖3a_3c示意性地示出了根據(jù)本實用新型的集成裝置的不同布置。
[0060]根據(jù)一個實施例，為了改善抗噪性而最小化環(huán)路電感(如圖3a_3c中的虛線環(huán)所指示的)，根據(jù)本實用新型的超結(jié)晶體管可以與控制器集成，該控制器用于控制半導(dǎo)體器件的操作。根據(jù)另一個實施例，根據(jù)本實用新型的超結(jié)晶體管可以與諸如二極管的其他系統(tǒng)部件(例如完整的PFC (功率因數(shù)校正)級的有源部件，驅(qū)動器等等)集成，如圖3a-3c所示。根據(jù)又一個實施 例，根據(jù)本實用新型的多個超結(jié)晶體管可以分別與控制器集成。
[0061]根據(jù)本實用新型，為了改善信噪比裕度(SNR)，可以使用例如具有≤50nm的厚度或者具有≤35nm的厚度的較薄柵極氧化物(例如，邏輯電平型超結(jié)晶體管)。由此，如果溝道長度和幾何形狀保持固定的話，由于柵源電容Cgs比柵漏電容Cgd增大得多，因此，柵漏電容Cgd/柵源電容Cgs的比率被減小。這尤其對于集成目的(參見圖3a-3c)是有利的，因為可以使用較低的驅(qū)動電壓。
[0062]根據(jù)一個實施例，控制器可以與半導(dǎo)體器件單片地、逐個芯片地或者以芯片上芯片的形式集成。
[0063]在上面關(guān)于圖2a_2b以及圖3a_3c進行的描述中，為了更好地突出本實用新型，因此僅對本實用新型的改進構(gòu)造進行了詳細描述，而僅僅概述或甚至省略了本領(lǐng)域技術(shù)人員公知的一些半導(dǎo)體器件結(jié)構(gòu)。此外，本實用新型中的半導(dǎo)體器件結(jié)構(gòu)的形成均可以采用本領(lǐng)域技術(shù)人員熟知的半導(dǎo)體制造工藝來完成，這里不再贅述。
[0064]盡管上文已經(jīng)通過示例性實施例詳細描述了本實用新型及其優(yōu)點，但是本領(lǐng)域技術(shù)人員應(yīng)當理解，在不脫離由所附權(quán)利要求限定的本實用新型的精神和范圍的情況下，可以對本實用新型進行多種替換和變型。
[0065]參考標記說明:
[0066]110:源極/金屬
[0067]114:柵極
[0068]130:p 柱
[0069]134:n 柱
[0070]126:緩沖層
[0071]126-1:緩沖層 I
[0072]126-2:緩沖層 2[0073]124 :襯底
[0074]128 ：漏極/金屬。
【權(quán)利要求】
1.一種半導(dǎo)體器件，包括: 襯底； 位于所述襯底上的緩沖層； 補償區(qū)，其包括位于所述緩沖層上的P區(qū)和η區(qū)；以及 位于所述補償區(qū)上的多個晶體管單元，所述多個晶體管單元的每一個包括源區(qū)、體區(qū)、柵電極、以及至少在柵電極和體區(qū)之間形成的柵極電介質(zhì)， 其特征在于，所述柵電極具有等于或小于相鄰晶體管單元之間的間距的三分之一的寬度。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件還包括用于將柵電極電連接到外部的柵極焊盤，所述柵極焊盤的尺寸為≤200 UmX 300 μ m。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述柵極電介質(zhì)具有<2 μπι的厚度。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于，所述柵極電介質(zhì)具有<50 nm的厚度。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述柵極電介質(zhì)具有<35 nm的厚度。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有為所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的至少25%的厚度。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有為所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的至少30%的厚度。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有為所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的至少1/3的厚度。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有在所述晶體管單元的所述緩沖層、所述補償區(qū)以及所述源區(qū)和體區(qū)的總體厚度的35%和45%之間的厚度。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有比所述η區(qū)低的摻雜濃度。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層具有朝向襯底增加的摻雜濃度。
12.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層包括所述襯底上的第一子層和第一子層上的第二子層，并且第二子層的摻雜高于第一子層的摻雜。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述緩沖層包括所述襯底上的第一部分和第一部分上的第二部分，并且第一部分具有朝向襯底增加的摻雜濃度。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于，所述緩沖層的第一部分具有與所述補償區(qū)的η區(qū)相同的摻雜濃度，并且所述第一部分的摻雜濃度是恒定的。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，另一η區(qū)被注入在相鄰晶體管單元的體區(qū)之間。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件是超結(jié)器件。
17.一種集成裝置，包括: 根據(jù)權(quán)利要求1-16中的任一項所述的半導(dǎo)體器件；和與所述半導(dǎo)體器件集成在一起用于控制所述半導(dǎo)體器件的操作的控制器。
18.根據(jù)權(quán)利要求17所述的集成裝置，其特征在于，所述集成裝置還包括與所述半導(dǎo)體器件集成在一起的二極管。
19.根據(jù)權(quán)利要求17所述的集成裝置，其特征在于，所述集成裝置還包括與所述控制器集成在一起的另一半導(dǎo)體器件。
20.根據(jù)權(quán)利要求17所述的集成裝置，其特征在于，所述控制器與所述半導(dǎo)體器件單片地、逐個芯片地或者 以芯片上芯片的形式集成。
【文檔編號】H01L29/423GK203800054SQ201320675567
【公開日】2014年8月27日 申請日期:2013年10月30日 優(yōu)先權(quán)日:2013年10月30日
【發(fā)明者】F.希爾勒, U.瓦爾 申請人:英飛凌科技奧地利有限公司