半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明公開一種半導(dǎo)體裝置，其包括至少二鰭狀結(jié)構(gòu)、柵極結(jié)構(gòu)、至少二外延結(jié)構(gòu)以及硅蓋層。鰭狀結(jié)構(gòu)設(shè)置于基底上，且柵極結(jié)構(gòu)覆蓋鰭狀結(jié)構(gòu)。外延結(jié)構(gòu)均設(shè)置于柵極結(jié)構(gòu)的一側(cè)，且各自直接接觸各鰭狀結(jié)構(gòu)，其中外延結(jié)構(gòu)間互相分離。硅蓋層同時(shí)包覆外延結(jié)構(gòu)。
【專利說明】半導(dǎo)體裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種非平面半導(dǎo)體裝置，特別是涉及一種具有外延結(jié)構(gòu)的非平面半導(dǎo) 體裝置。

【背景技術(shù)】
[0002] 隨著場(chǎng)效晶體管（fieldeffecttransistors,FETs)元件尺寸持續(xù)地縮小，現(xiàn) 有平面式（planar)場(chǎng)效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工 藝限制，以非平面（non-planar)場(chǎng)效晶體管元件，例如多柵極場(chǎng)效晶體管（multi-gate M0SFET)兀件及鰭式場(chǎng)效晶體管（finfieldeffecttransistor,FinFET)兀件取代平面 晶體管元件已成為目前的主流發(fā)展趨趨勢(shì)。由于非平面晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O 與鰭狀結(jié)構(gòu)的接觸面積，因此可進(jìn)一步增加?xùn)艠O對(duì)于載流子通道區(qū)域的控制，從而降低小 尺寸元件面臨的由源極引發(fā)的能帶降低（draininducedbarrierlowering,DIBL)效應(yīng)， 并可以抑制短通道效應(yīng)（shortchanneleffect,SCE)。此外，相較于平面式場(chǎng)效晶體管元 件，非平面晶體管元件在同樣的柵極長(zhǎng)度下具有較寬的通道寬度，因而也可提供加倍的漏 極驅(qū)動(dòng)電流。
[0003] 另一方面，目前業(yè)界也發(fā)展出所謂的「應(yīng)變娃（strained-silicon)技術(shù)」，以進(jìn) 一步增加晶體管元件的載流子遷移率。舉例來說，其中一種主流的應(yīng)變硅技術(shù)是將硅鍺 (SiGe)或娃碳（SiC)等晶格常數(shù)（latticeconstant)不同于單晶娃（singlecrystalSi) 的外延結(jié)構(gòu)設(shè)置于半導(dǎo)體元件的源/漏極區(qū)域。由于硅鍺外延結(jié)構(gòu)及硅碳外延結(jié)構(gòu)的晶格 常數(shù)分別比單晶硅大及小，使得鄰近于外延結(jié)構(gòu)的載流子通道會(huì)感受到外加應(yīng)力，而相應(yīng) 地產(chǎn)生了晶格以及帶結(jié)構(gòu)（bandstructure)的改變。在此情況之下,載流子遷移率以及相 對(duì)應(yīng)場(chǎng)效晶體管的速度均可有效提升。
[0004] 然而，隨著半導(dǎo)體元件的尺度不斷減縮，即便同時(shí)采用非平面場(chǎng)效晶體管元件以 及應(yīng)變硅技術(shù)，仍無法解決所有的技術(shù)缺失。舉例來說，兩相鄰的外延結(jié)構(gòu)一般會(huì)因?yàn)橥庋?過度成長(zhǎng)之故而產(chǎn)生不必要的晶格缺陷，降低了外延結(jié)構(gòu)所能產(chǎn)生的應(yīng)力。因此如何排除 外延結(jié)構(gòu)的晶格缺陷即成為一重要課題。


【發(fā)明內(nèi)容】

[0005] 有鑒于此，本發(fā)明的一目的在于提供一種具有外延層的半導(dǎo)體裝置，以降低晶格 缺陷并改善施加至通道區(qū)域的應(yīng)力數(shù)值。
[0006] 為了達(dá)到上述目的，根據(jù)本發(fā)明的一較佳實(shí)施例，提供一種半導(dǎo)體裝置，包括至少 二鰭狀結(jié)構(gòu)、柵極結(jié)構(gòu)、至少二外延結(jié)構(gòu)以及硅蓋層。鰭狀結(jié)構(gòu)設(shè)置于基底上，且柵極結(jié)構(gòu) 覆蓋鰭狀結(jié)構(gòu)。外延結(jié)構(gòu)均設(shè)置于柵極結(jié)構(gòu)的一側(cè)，且各自直接接觸各鰭狀結(jié)構(gòu)，其中外延 結(jié)構(gòu)間互相分離。硅蓋層同時(shí)包覆外延結(jié)構(gòu)。
[0007] 根據(jù)本發(fā)明的另一較佳實(shí)施例，提供一種半導(dǎo)體裝置，包括至少二鰭狀結(jié)構(gòu)、柵極 結(jié)構(gòu)、至少二外延結(jié)構(gòu)以及硅蓋層。鰭狀結(jié)構(gòu)設(shè)置于基底上，且柵極結(jié)構(gòu)覆蓋鰭狀結(jié)構(gòu)。外 延結(jié)構(gòu)均設(shè)置于柵極結(jié)構(gòu)的一側(cè)，且各自直接接觸各鰭狀結(jié)構(gòu)，其中外延結(jié)構(gòu)間具有一重 疊部，且各外延結(jié)構(gòu)具有一寬度，重疊部以及寬度的比值實(shí)質(zhì)上介于0.OOl至0. 25之間。硅 蓋層會(huì)同時(shí)包覆外延結(jié)構(gòu)。

【專利附圖】

【附圖說明】
[0008] 圖1至圖8是根據(jù)本發(fā)明的一較佳實(shí)施例所繪示的鰭式場(chǎng)效晶體管元件的制作方 法示意圖；
[0009] 圖9至圖10是根據(jù)本發(fā)明的另一較佳實(shí)施例所繪示的鰭式場(chǎng)效晶體管元件的制 作方法示意圖；
[0010] 圖11是根據(jù)本發(fā)明的另一較佳實(shí)施例所繪示的鰭式場(chǎng)效晶體管元件的制作方法 示意圖。
[0011] 符號(hào)說明
[0012] 10 基底 IOa 表面 12 鰭狀突起結(jié)構(gòu) 14 頂面 16 側(cè)面 20 絕緣結(jié)構(gòu) 30 柵極結(jié)構(gòu) 32 犧牲電極層
[0013] 34 底層 36 頂層 38 蓋層 40 間隙壁 46 蝕刻制作工藝 60 凹槽 66 外延結(jié)構(gòu) 68 石圭蓋層 68a 頂部 70 層間介電層 72 接觸洞 74 接觸插塞 Hl 高度 H2 高度 O 重疊部 P 平面 S 距離 Tl 厚度 W 寬度 X 第一方向 Y 第二方向 Z 第三方向

【具體實(shí)施方式】
[0014] 于下文中，加以陳述本發(fā)明的半導(dǎo)體裝置的【具體實(shí)施方式】，以使本【技術(shù)領(lǐng)域】中具 有通常技術(shù)者可據(jù)以實(shí)施本發(fā)明。該些【具體實(shí)施方式】可參考相對(duì)應(yīng)的附圖，使該些附圖構(gòu) 成實(shí)施方式的一部分。雖然本發(fā)明的實(shí)施例公開如下，然而其并非用以限定本發(fā)明，任何熟 習(xí)此技術(shù)者，在不脫離本發(fā)明的精神和范疇內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾。
[0015] 圖1至圖8繪示了本發(fā)明的第一較佳實(shí)施例的半導(dǎo)體裝置制造方法示意圖。 請(qǐng)參照?qǐng)D1，圖1繪示了半導(dǎo)體裝置于初始階段的透視圖。如圖1所示，在制作工藝初始 階段，半導(dǎo)體裝置具有一基底10以及多個(gè)被設(shè)置于此基底10上的鰭狀突起結(jié)構(gòu)12?；?底10的主表面IOa可具有一預(yù)定晶面，且鰭狀突起結(jié)構(gòu)12的長(zhǎng)軸軸向平行于一晶向。舉 例來說，對(duì)于一塊硅基底而言，上述預(yù)定晶面可以是（100)晶面，且鰭狀突起結(jié)構(gòu)12可沿 著〈110〉晶向延伸，但晶面與晶向不限于此。除了塊娃基底之外，上述基底10也可例如 是一含硅基底、一三五族半導(dǎo)體覆硅基底（例如GaAs-on-silicon)、一石墨烯覆硅基底 (graphene-on-silicon)或娃覆絕緣（silicon-on-insulator,SOI)基底等半導(dǎo)體基底。
[0016] 詳細(xì)來說，鰭狀突起結(jié)構(gòu)12的制備方法可包括下列步驟，但不以此為限。舉例來 說，首先提供一塊狀基底(未繪示)，并在其上形成硬掩模層(未繪示)。接著利用光光刻以及 蝕刻制作工藝，將硬掩模層圖案化，以定義出后續(xù)欲對(duì)應(yīng)形成的鰭狀突起結(jié)構(gòu)12的位置。 接著，進(jìn)行一蝕刻制作工藝，將定義于硬掩模層內(nèi)的圖案轉(zhuǎn)移至塊狀基底中，而形成所需的 鰭狀突起結(jié)構(gòu)12。最后選擇性地去除硬掩模層，便可獲得如圖1所示的結(jié)構(gòu)。在此情況下， 鰭狀突起結(jié)構(gòu)12可視為自基底10的一主表面IOa延伸出，且彼此間具有相同的成份組成， 例如單晶硅。另一方面，當(dāng)基底并非選自上述塊狀基底，而是選自于三五族半導(dǎo)體覆硅基底 時(shí)，則鰭狀突起結(jié)構(gòu)的主要組成會(huì)與此基底的三五族半導(dǎo)體組成相同。
[0017] 在本實(shí)施例中，由于在形成鰭狀突起結(jié)構(gòu)12后可選擇性地移除硬掩模層（未繪 示)，致使鰭狀突起結(jié)構(gòu)12與后續(xù)形成的柵極介電層之間可具有三直接接觸面(包含二接 觸側(cè)面16及一接觸頂面14)。一般而言，具有此三直接接處面的場(chǎng)效晶體管也被稱作是三 柵極場(chǎng)效晶體管（tri-gateM0SFET)。由于此三柵極場(chǎng)效晶體管內(nèi)的三直接接觸面均可 作為提供載流子流通的通道，相較于平面場(chǎng)效晶體管，三柵極場(chǎng)效晶體管在同樣的柵極長(zhǎng) 度下便會(huì)具有較寬的載流子通道寬度，致使在相同的驅(qū)動(dòng)電壓下可獲得加倍的漏極驅(qū)動(dòng)電 流。除此之外，本實(shí)施例也可選擇性保留硬掩模層(未繪示)，而于后續(xù)制作工藝中形成另一 具有鰭狀結(jié)構(gòu)的多柵極場(chǎng)效晶體管（multi-gateM0SFET)，也被稱為鰭式場(chǎng)效晶體管（fin fieldeffecttransistor,FinFET)。對(duì)于鰭式場(chǎng)效晶體管而言，由于其保留了硬掩模層 (未繪示)，因此鰭狀突起結(jié)構(gòu)12與后續(xù)形成的柵極介電層之間僅有兩接觸側(cè)面。
[0018] 請(qǐng)參照?qǐng)D2,圖2繪示了形成柵極結(jié)構(gòu)后半導(dǎo)體裝置的透視圖。如圖2所示，絕緣 結(jié)構(gòu)20會(huì)被形成于基底10上并包覆各鰭狀突起結(jié)構(gòu)12的下部，以電性絕緣后續(xù)形成的各 晶體管。其中，絕緣結(jié)構(gòu)20可例如為一淺溝槽絕緣（shallowtrenchisolation,STI)結(jié) 構(gòu)，其可通過一淺溝槽絕緣制作工藝而制得。由于其詳細(xì)形成方法為本領(lǐng)域技術(shù)人員所熟 知，故不再贅述，但本發(fā)明不以此為限。
[0019] 接續(xù)，仍如圖2所示，由下而上依序形成一柵極介電層(未繪示)、一犧牲電極層(未 繪示）以及一蓋層(未繪示)，以覆蓋基底10以及鰭狀突起結(jié)構(gòu)12。隨之，將蓋層(未繪示)、 犧牲電極層(未繪示)以及柵極介電層(未繪示)圖案化，以形成一柵極介電層(未繪示)、一犧 牲電極層32以及一蓋層38于基底10以及鰭狀突起結(jié)構(gòu)12上。圖案化后的柵極介電層、 犧牲電極層32以及蓋層38可構(gòu)成一柵極結(jié)構(gòu)30,以橫跨各鰭狀突起結(jié)構(gòu)12并覆蓋各鰭狀 突起結(jié)構(gòu)12間的絕緣結(jié)構(gòu)20。根據(jù)本實(shí)施例，柵極結(jié)構(gòu)30會(huì)橫跨二鰭狀突起結(jié)構(gòu)12而形 成如圖2所示的結(jié)構(gòu)。具體來說，柵極結(jié)構(gòu)30會(huì)覆蓋各鰭狀突起結(jié)構(gòu)12的部分頂面14以 及兩側(cè)面16,并覆蓋住部分絕緣結(jié)構(gòu)20的頂面。此外，柵極結(jié)構(gòu)30較佳沿著一第一方向X 延伸，而鰭狀突起結(jié)構(gòu)12較佳沿著一第二方向Y延伸并沿著一第三方向Z突出基板10。第 一方向X、第二方向Y與第三方向Z互相正交，但不限于此。
[0020] 為了便于清楚公開本發(fā)明，在圖2至圖8中僅繪示單一柵極結(jié)構(gòu)30，然而其個(gè)數(shù)也 可根據(jù)不同產(chǎn)品需求而有所增加。舉例來說，基板上可設(shè)有一個(gè)以上且互相平行的柵極結(jié) 構(gòu)，使得同一條鰭狀突起結(jié)構(gòu)可被一個(gè)以上的柵極結(jié)構(gòu)所覆蓋。此外，同一條柵極結(jié)構(gòu)30 較佳用以作為同一導(dǎo)電型晶體管的柵極，例如作為PMOS晶體管的柵極或NMOS晶體管的柵 極。
[0021] 本實(shí)施例以一后置高介電常數(shù)后柵極（gate-last for high-K last)制作工藝為 例，故柵極結(jié)構(gòu)30也可被視為是一虛置柵極結(jié)構(gòu)（dummy gate structure)。換言之，柵極 介電層將于后續(xù)制作工藝中被替換成高介電常數(shù)柵極介電層，而犧牲電極層32將會(huì)被替 換成導(dǎo)電金屬層。在此實(shí)施態(tài)樣下，柵極介電層可僅為一般方便于后續(xù)制作工藝中移除的 犧牲材料，例如為一氧化層。犧牲電極層32的組成可以是多晶半導(dǎo)體材料，例如多晶硅，但 不以此為限。蓋層可包括由氮化層或氧化層等所組成的單層或多層結(jié)構(gòu)，作為一圖案化的 硬掩模。在本實(shí)施例中，蓋層38為一雙層結(jié)構(gòu)，其由下而上可包含一底層34以及一頂層 36,且底層34例如為一氮化層，而頂層36可例如為一氧化層，不以此為限。
[0022] 上述介紹后置高介電常數(shù)后柵極制作工藝的實(shí)施態(tài)樣，然而本實(shí)施例不限 于此，其也可采用一前置高介電常數(shù)后柵極（gate-lastforhigh-Kfirst)制作工 藝。在此態(tài)樣下，柵極介電層可為一高介電常數(shù)柵極介電層，其可選自氧化鉿（hafnium oxide,HfO2)、娃酸鉿氧化合物（hafniumsilicate,HfSiO4)、娃酸鉿氮氧化合物（hafnium siliconoxynitride,HfSiON)、氧化錯(cuò)(aluminumoxide,Al2O3)、氧化鑭(lanthanum oxide,La2O3)、氧化組（tantalumoxide,Ta2O5)、氧化紀(jì)（yttriumoxide,Y2O3)、氧化 锫（zirconiumoxide,ZrO2)、欽酸銀（strontiumtitanate,SrTi03)、娃酸锫氧化合 物（zirconiumsilicate，ZrSi04)、锫酸給（hafniumzirconate，HfZr04)、銀秘組氧 化物（strontiumbismuthtantalate,SrBi2Ta2O9,SBT)、锫欽酸鉛（leadzirconate titanate,PbZrxTihO3,PZT)與欽酸鋇銀（bariumstrontiumtitanate,BaxSivxTiO3,BST) 所組成的群組，但本發(fā)明不以此為限。另外，可形成一阻障層（未繪示）于柵極介電層上，用 以于移除犧牲電極層時(shí)當(dāng)作蝕刻停止層來保護(hù)柵極介電層，并可防止后續(xù)位于其上的金屬 成分向下擴(kuò)散污染柵極介電層。上述阻障層可例如為氮化鉭（tantalumnitride，TaN)、氮 化鈦（titaniumnitride,TiN)等的單層結(jié)構(gòu)或復(fù)合層結(jié)構(gòu)。
[0023] 請(qǐng)參照?qǐng)D3。在形成上述的柵極結(jié)構(gòu)后，繼以如圖3所示，可形成一間隙壁40于柵 極結(jié)構(gòu)30的一側(cè)壁上，以定義后續(xù)所形成的外延結(jié)構(gòu)的位置。本實(shí)施例的間隙壁40較佳 形成于柵極結(jié)構(gòu)30的各側(cè)，且其會(huì)覆蓋各鰭狀突起結(jié)構(gòu)12的部分區(qū)段。詳細(xì)而言，形成間 隙壁40的方法可例如為：先順向性地沉積一材料層（未繪示）于柵極結(jié)構(gòu)30以及基底10 上，接著再進(jìn)行一蝕刻制作工藝，以形成所需的間隙壁40輪廓。上述間隙壁40的結(jié)構(gòu)可包 括單層結(jié)構(gòu)或多層結(jié)構(gòu)，例如由氮化硅、氮氧化硅等所組成的單層結(jié)構(gòu)，或者由氧化硅/氮 化硅等所組成的雙層結(jié)構(gòu)，但不以此為限。本實(shí)施例所指的間隙壁40為用以定義及形成外 延結(jié)構(gòu)的間隙壁，因此在形成間隙壁40之前或之后，可能會(huì)再另外形成其他較薄的間隙壁 以形成輕摻雜源/漏極區(qū)（未繪示）或另外形成其他較厚的間隙壁以形成源/漏極區(qū)（未繪 不）等 。
[0024] 請(qǐng)參照?qǐng)D4,圖4繪示了蝕刻鰭狀突起結(jié)構(gòu)后半導(dǎo)體裝置的透視圖。如圖4所示， 可以選擇性地在柵極結(jié)構(gòu)30以及間隙壁40的覆蓋下進(jìn)行一蝕刻制作工藝46,以蝕刻鰭狀 突起結(jié)構(gòu)12,并于柵極結(jié)構(gòu)30至少一側(cè)的鰭狀突起結(jié)構(gòu)12內(nèi)形成一凹槽60。詳細(xì)而言， 上述蝕刻可包含至少一干蝕刻步驟或/以及至少一濕蝕刻步驟，例如先以一干蝕刻步驟蝕 刻鰭狀突起結(jié)構(gòu)12直至一預(yù)定深度，然后再以一濕蝕刻步驟側(cè)向蝕刻以形成所需凹槽60 的輪廓，但不以此為限。在本實(shí)施例中，凹槽60的一剖面具有一上凹的剖面結(jié)構(gòu)，但不以此 為限，凹槽可視實(shí)際需要具有不同的剖面結(jié)構(gòu)。
[0025] 請(qǐng)參照?qǐng)D5以及圖6,其中圖5繪示了形成外延結(jié)構(gòu)后半導(dǎo)體裝置的透視圖，圖6 則是沿著圖5切線AA'所繪示的剖面圖。如圖5所示，在選擇性形成凹槽60之后，接著可 進(jìn)行一外延成長(zhǎng)制作工藝，以于相應(yīng)的凹槽60內(nèi)形成一外延結(jié)構(gòu)66。根據(jù)本實(shí)施例，各外 延結(jié)構(gòu)66較佳彼此獨(dú)立設(shè)置，亦即不會(huì)有合并（merge)的情形產(chǎn)生。舉例來說，對(duì)于各鰭 狀突起結(jié)構(gòu)12間具有一介于10納米至14納米節(jié)距（pitch)的情況，當(dāng)外延結(jié)構(gòu)66的高 度Hl介于300埃至600埃時(shí)，各外延結(jié)構(gòu)66間會(huì)具有一大約介于30埃至150埃區(qū)間的距 離S，或稱空隙，因此各外延結(jié)構(gòu)66不會(huì)產(chǎn)生合并，但不限于此。其中，上述外延成長(zhǎng)制作 工藝可例如是一分子束外延制作工藝（molecularbeamepitaxy,MBE)、一共流外延成長(zhǎng)制 作工藝（co-flowepitaxialgrowthprocess)、一循環(huán)選擇性外延成長(zhǎng)制作工藝（cyclic selectiveepitaxialgrowthprocess)或其他類似的外延制作工藝。
[0026] 此外，根據(jù)不同導(dǎo)電型的半導(dǎo)體裝置，也可以相對(duì)應(yīng)地調(diào)變上述外延結(jié)構(gòu)66的組 成，以施加適當(dāng)?shù)膽?yīng)力至半導(dǎo)體裝置內(nèi)的特定區(qū)域。舉例來說，對(duì)于一P型半導(dǎo)體裝置而 言，由于外延結(jié)構(gòu)66較佳用以提供壓縮應(yīng)力至相鄰的通道區(qū)域，因此其組成可例如是具有 或不具有摻質(zhì)，例如硼摻質(zhì)，之硅鍺層。且外延結(jié)構(gòu)66也可以具有一由內(nèi)至外或/且由下 至上具有多層濃度不同的包覆結(jié)構(gòu)。舉例來說，外延結(jié)構(gòu)由下至上可包括鍺濃度相對(duì)低的 至少一外延硅鍺層、鍺濃度相對(duì)高的至少一外延硅鍺層以及一粘著層等等。另一方面，對(duì)于 一N型半導(dǎo)體裝置而言，由于外延結(jié)構(gòu)66較佳用以提供伸張應(yīng)力至相鄰的通道區(qū)域，因此 其組成可例如是硅磷成分（SiP)、硅碳成分（SiC)、或磷摻雜硅碳成分等等，但不限于此。
[0027] 繼以參照?qǐng)D7。如圖7所不，進(jìn)行另一外延制作工藝，以于各外延結(jié)構(gòu)66的表面上 形成另一外延層，舉例來說，組成為單晶硅或多晶硅的硅蓋層68。在施行此外延制作工藝的 過程中，娃蓋層68會(huì)于各外延結(jié)構(gòu)66的表面上不斷成長(zhǎng)，并逐漸填滿各外延結(jié)構(gòu)66間的 空間，直至相鄰的硅蓋層68產(chǎn)生合并，而形成如圖7所示的結(jié)構(gòu)。換言之，為了使硅蓋層68 產(chǎn)生合并，其各別厚度Tl必須至少大于距離S的1/2。舉例而言，當(dāng)距離S落在10納米至 20納米的區(qū)間時(shí)，硅蓋層68的厚度Tl會(huì)落于6納米至11納米之間，但其厚度也可大于11 納米，此端視產(chǎn)品需求。仍如圖7所示，合并后的硅蓋層68會(huì)覆蓋住各外延結(jié)構(gòu)66的表面 且大致具有一周期性連續(xù)凹凸（concavo-convex)的表面型態(tài)。各娃蓋層68的頂部68a會(huì) 大致位于同一高度H2,或大致位于同一平面P上，且平面P實(shí)質(zhì)上會(huì)平行于基底10或絕緣 結(jié)構(gòu)20的主表面10a，但不限于此。
[0028] 請(qǐng)參照?qǐng)D8,在形成上述外延結(jié)構(gòu)之后，可選擇性地再進(jìn)行后續(xù)的半導(dǎo)體制作工 藝，例如金屬柵極取代制作工藝以及接觸結(jié)構(gòu)制作工藝。對(duì)于金屬柵極取代制作工藝而言， 由多晶硅所構(gòu)成的柵極結(jié)構(gòu)會(huì)被置換成金屬柵極結(jié)構(gòu)，且其制作工藝一般包括高介電常數(shù) 前置以及高介電常數(shù)后置的兩種情況。舉例來說，對(duì)于一采用高介電常數(shù)后置的金屬柵極 取代制作工藝而言，其制作工藝可包括：（1)沉積一層間介電層70,以圍繞柵極結(jié)構(gòu)（圖未 示）；（2)移除柵極結(jié)構(gòu)，以留下一溝槽（圖未示）；（3)形成一柵極介電層（圖未示），以覆 順向性地覆蓋溝槽的側(cè)壁及底部；以及（4)形成一金屬柵極（圖未示），以填滿溝槽，其中 金屬柵極可包括阻障層（barrierlayer)(圖未示）、功函數(shù)金屬層（workfunctionmetal layer)以及一低電阻金屬層（圖未示），但不限于此。
[0029] 接著，仍參照?qǐng)D8。在施行金屬柵極取代制作工藝之后，可續(xù)行后續(xù)的接觸結(jié)構(gòu)制 作工藝，以形成電連接外延結(jié)構(gòu)66的接觸結(jié)構(gòu)，例如接觸插塞74,而將外延結(jié)構(gòu)66電連接 至后續(xù)形成的外部線路（圖未示）。如圖8所示，舉例來說，接觸插塞制作工藝制作工藝可包 括在層間介電層70內(nèi)形成至少一開口呈現(xiàn)圓型或長(zhǎng)條型的接觸洞72,以暴露出相對(duì)應(yīng)的 硅蓋層68區(qū)域。接著，依序在接觸洞72內(nèi)形成一阻障/粘著層（圖未示）、一晶種層（圖 未示）以及一導(dǎo)電層（圖未示）以覆蓋硅蓋層68,而完成所需的接觸插塞74。其中，上述 阻障/粘著層共形地（conformally)填入接觸洞72中，且導(dǎo)電層完全填滿接觸洞72。
[0030] 在此需注意的是，在上述接觸插塞制作工藝中，另可施行一硅化金屬制作工藝，以 于硅蓋層68中形成導(dǎo)電性較佳的金屬硅化物（圖未示）。舉例來說，在形成接觸洞72后 及填入導(dǎo)電層之前，可先行填入一金屬來源層（圖未示）至接觸洞72中，然后搭配進(jìn)行一 快速升溫退火（RTA)制作工藝，致使金屬來源層與硅蓋層68部分或完全反應(yīng)而形成一金屬 硅化物層，繼以再去除未反應(yīng)完全的金屬來源層，而完成例示的硅化金屬制作工藝。之后可 續(xù)行上述的接觸插塞制作工藝，而完成所需的結(jié)構(gòu)。上述的金屬來源層可包括鈷（Co)、鈦 (Ti)、鎳（Ni)或鉬（Pt)等金屬材料或其合金，但不限于此。
[0031] 根據(jù)上述，完成本發(fā)明的第一較佳實(shí)施例的半導(dǎo)體裝置。下文將進(jìn)一步介紹上述 實(shí)施例的其他變化型實(shí)施例，且為簡(jiǎn)化說明，以下說明主要針對(duì)不同之處進(jìn)行詳述，而不再 對(duì)相同之處作重復(fù)贅述。此外，各實(shí)施例中相同的元件以相同的標(biāo)號(hào)進(jìn)行標(biāo)示，以利于各實(shí) 施例間互相對(duì)照。
[0032] 根據(jù)本發(fā)明的第一變化型實(shí)施例，其也提供一種具有外延結(jié)構(gòu)的半導(dǎo)體裝置。然 而，此變化型實(shí)施例與上述第一較佳實(shí)施例的主要差異在于，各外延結(jié)構(gòu)在形成硅蓋層之 前已彼此合并，而非彼此獨(dú)立。詳細(xì)來說，如圖9所示，在進(jìn)行類似如第一較佳實(shí)施例所述 的外延制作工藝之后，位于各凹槽60內(nèi)的外延結(jié)構(gòu)66會(huì)彼此間些許合并，而形成一連續(xù)的 外延結(jié)構(gòu)。進(jìn)一步來說，各外延結(jié)構(gòu)66間可視為有一重疊部0,或稱連接部，以物理性連接 兩相鄰的外延結(jié)構(gòu)66。此外，重疊部0與各外延結(jié)構(gòu)66的寬度W會(huì)具有一比例關(guān)系，舉例 來說，兩者的比值會(huì)介于0.001至0.25之間，較佳介于0.001至0.05之間。在此比值下， 即便兩相鄰的外延結(jié)構(gòu)60產(chǎn)生些許地合并，各外延結(jié)構(gòu)66仍可保持其單晶結(jié)構(gòu)，且不至于 在重疊部0產(chǎn)生過多的缺陷結(jié)構(gòu)。
[0033] 繼以參照?qǐng)D10。在完成如圖9所述的結(jié)構(gòu)之后，接著可續(xù)行如第一較佳實(shí)施例所 述的另一外延制作工藝，以形成另一外延層，例如組成為單晶硅或多晶硅的硅蓋層68。在 此需注意的是，本變化型實(shí)施例的硅蓋層68為一位于各外延結(jié)構(gòu)66上的連續(xù)層，因此其厚 度Tl不限于特定數(shù)值，只需足以構(gòu)成一連續(xù)層的型態(tài)即可。類似地，硅蓋層68會(huì)大致具有 一周期性連續(xù)凹凸的表面型態(tài)，且硅蓋層68的頂部68a會(huì)大致位于同一高度H2,或大致位 于同一平面P上，且平面P實(shí)質(zhì)上會(huì)平行于基底10或絕緣結(jié)構(gòu)20的主表面10a，但不限于 此。
[0034] 此外，根據(jù)本發(fā)明的第二變化型實(shí)施例，也提供一種具有外延結(jié)構(gòu)的半導(dǎo)體裝置。 然而，此變化型實(shí)施例與上述第一較佳實(shí)施例的主要差異在于，各外延結(jié)構(gòu)直接成長(zhǎng)于各 鰭狀突起結(jié)構(gòu)的表面上，亦即各鰭狀突起結(jié)構(gòu)內(nèi)不會(huì)具有凹槽。詳細(xì)來說，請(qǐng)參照?qǐng)D11，由 于本變化型實(shí)施例不會(huì)施行蝕刻鰭狀突起結(jié)構(gòu)的制作工藝，因此在施行類似如第一較佳實(shí) 施例所述的外延制作工藝之后，各外延結(jié)構(gòu)66會(huì)直接接觸并覆蓋各鰭狀突起結(jié)構(gòu)12,且各 外延結(jié)構(gòu)66彼此獨(dú)立具有一距離S。之后可繼續(xù)于各外延結(jié)構(gòu)66上形成一另一外延層，例 如組成為單晶硅或多晶硅的硅蓋層68,致使相鄰的硅蓋層68產(chǎn)生合并，而形成如圖11所示 的結(jié)構(gòu)。在此需注意的是，本變化型實(shí)施例的各外延結(jié)構(gòu)也可以在形成硅蓋層前便產(chǎn)生些 許地合并，致使后續(xù)的硅蓋層成為一厚度約略均勻的連續(xù)薄膜。由于此態(tài)樣的結(jié)構(gòu)大致類 似于上述的第一較佳實(shí)施例，在此便不加贅述。
[0035] 在此需注意的是，上述的各實(shí)施例中的外延結(jié)構(gòu)以及形成于其上的硅蓋層較佳設(shè) 置于同一導(dǎo)電型晶體管的源/漏極區(qū)域。舉例來說，硅鍺的外延結(jié)構(gòu)以及其上的硅蓋層會(huì) 被設(shè)置于P型晶體管結(jié)構(gòu)中，且其至少位于閘節(jié)結(jié)構(gòu)一側(cè)的源/漏極區(qū)域內(nèi)。
[0036] 綜上所述，本發(fā)明的各實(shí)施例提供一種半導(dǎo)體裝置。在各半導(dǎo)體裝置中，兩相鄰的 外延結(jié)構(gòu)彼此分離或些許地合并，且位于各外延結(jié)構(gòu)上的另一外延層會(huì)填滿兩相鄰?fù)庋咏Y(jié) 構(gòu)間的間距或連續(xù)分布于各外延結(jié)構(gòu)的表面上。通過此結(jié)構(gòu)，可以避免缺陷結(jié)構(gòu)存在于各 外延結(jié)構(gòu)內(nèi)或是存在于兩相鄰?fù)庋咏Y(jié)構(gòu)的重疊部，因而提升了各外延結(jié)構(gòu)所能提供的應(yīng)力 數(shù)值，進(jìn)而提升了半導(dǎo)體裝置的效能。
[0037] 以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修 飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
【權(quán)利要求】
1. 一種半導(dǎo)體裝置，包括： 至少二錯(cuò)狀結(jié)構(gòu)，設(shè)置于一基底上； 柵極結(jié)構(gòu)，覆蓋該些錯(cuò)狀結(jié)構(gòu)； 至少二外延結(jié)構(gòu)，均設(shè)置于該柵極結(jié)構(gòu)的一側(cè)，且各自直接接觸各該錯(cuò)狀結(jié)構(gòu)，其中該 些外延結(jié)構(gòu)為互相分離；W及 娃蓋層，同時(shí)包覆該些外延結(jié)構(gòu)。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置，另包括至少二凹槽，各自設(shè)置各該錯(cuò)狀結(jié)構(gòu)的一 末端，其中各該外延結(jié)構(gòu)填滿相對(duì)應(yīng)的各該凹槽。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該些外延結(jié)構(gòu)各自包覆住各該錯(cuò)狀結(jié)構(gòu)的一 末端。
4. 如權(quán)利要求1所述的半導(dǎo)體裝置，另包括至少一絕緣層，設(shè)置于該些外延結(jié)構(gòu)之間。
5. 如權(quán)利要求4所述的半導(dǎo)體裝置，其中該娃蓋層會(huì)直接接觸各該外延結(jié)構(gòu)間的該絕 緣層。
6. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中各該外延結(jié)構(gòu)由下至上包括一低慘雜外延 層、一高慘雜外延層W及一粘著層。
7. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該些外延結(jié)構(gòu)的材質(zhì)包括娃錯(cuò)、娃磯或娃碳。
8. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中各該外延結(jié)構(gòu)包括一頂面，且該些頂面實(shí)質(zhì) 上位于同一平面上。
9. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該娃蓋層具有一連續(xù)凹凸（concavo-convex) 的輪廓。
10. 如權(quán)利要求1所述的半導(dǎo)體裝置，其中該娃蓋層的材質(zhì)為單晶娃。
11. 如權(quán)利要求1所述的半導(dǎo)體裝置，另包括： 介電層，覆蓋該柵極結(jié)構(gòu)W及該娃蓋層；W及 至少一接觸結(jié)構(gòu)，設(shè)置于該介電層內(nèi)且直接接觸該娃蓋層。
12. -種半導(dǎo)體裝置，包括： 至少二錯(cuò)狀結(jié)構(gòu)，設(shè)置于一基底上； 柵極結(jié)構(gòu)，覆蓋該些錯(cuò)狀結(jié)構(gòu)； 至少二外延結(jié)構(gòu)，均設(shè)置于該柵極結(jié)構(gòu)的一側(cè)，且各自直接接觸各該錯(cuò)狀結(jié)構(gòu)，其中該 些外延結(jié)構(gòu)間具有一重疊部，且各該外延結(jié)構(gòu)具有一寬度，其中該重疊部W及該寬度的比 值實(shí)質(zhì)上介于0. 001至0. 25之間；W及 娃蓋層，同時(shí)包覆該外延結(jié)構(gòu)。
13. 如權(quán)利要求12所述的半導(dǎo)體裝置，另包括二凹槽，各自設(shè)置于各該錯(cuò)狀結(jié)構(gòu)的一 末端，其中各該外延結(jié)構(gòu)填滿相對(duì)應(yīng)的各該凹槽。
14. 如權(quán)利要求12所述的半導(dǎo)體裝置，其中該些外延結(jié)構(gòu)各自包覆住各該錯(cuò)狀結(jié)構(gòu)的 一末端。
15. 如權(quán)利要求12所述的半導(dǎo)體裝置，另包括一空間，位于該基底W及相對(duì)應(yīng)該些外 延結(jié)構(gòu)之間。
16. 如權(quán)利要求15所述的半導(dǎo)體裝置，其中該空間內(nèi)會(huì)被填有該娃蓋層。
17. 如權(quán)利要求12所述的半導(dǎo)體裝置，其中各該外延結(jié)構(gòu)由下至上包括一低慘雜外延 層、一局慘雜外延層W及一粘著層。
18. 如權(quán)利要求12所述的半導(dǎo)體裝置，其中各該外延結(jié)構(gòu)的材質(zhì)包括娃錯(cuò)、娃磯或娃 碳。
19. 如權(quán)利要求12所述的半導(dǎo)體裝置，其中該娃蓋層具有一連續(xù)凹凸 koncavo-convex)的輪廓。
20. 如權(quán)利要求12所述的半導(dǎo)體裝置，其中娃蓋層的材質(zhì)為單晶娃。
21. 如權(quán)利要求12所述的半導(dǎo)體裝置，另包括： 介電層，覆蓋該柵極結(jié)構(gòu)W及該娃蓋層；W及 至少一接觸結(jié)構(gòu)，設(shè)置于該介電層內(nèi)且直接接觸該娃蓋層。
【文檔編號(hào)】H01L29/78GK104347709SQ201310345075
【公開日】2015年2月11日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】廖晉毅, 陳俊宇 申請(qǐng)人:聯(lián)華電子股份有限公司