存儲器件及其制造方法和存取方法
【專利摘要】本申請公開了一種存儲器件及其制造方法和存取方法。一示例存儲器件可以包括：襯底；在襯底上形成的背柵；晶體管，包括：在襯底上在背柵的相對兩側形成的鰭；以及在襯底上形成的柵堆疊，所述柵堆疊與鰭相交；以及在背柵的底面和側面上形成的背柵介質層，其中，在柵堆疊的一側，背柵介質層在面對鰭的區(qū)域處具有減薄部分。
【專利說明】存儲器件及其制造方法和存取方法

【技術領域】
[0001]本公開涉及半導體領域，更具體地，涉及一種存儲器件及其制造方法和存取方法。

【背景技術】
[0002]浮柵晶體管結構一種常見的閃存器件實現(xiàn)方式。然而，隨著器件的不斷小型化，浮柵中能夠存儲的電荷越來越少。這導致器件的閾值電壓波動并因此導致誤差。此外，由于浮柵晶體管結構需要兩層柵介質層，因此難以進一步小型化，因為總的柵介質厚度較大。


【發(fā)明內容】

[0003]本公開的目的至少部分地在于提供一種存儲器件及其制造方法和存取。
[0004]根據(jù)本公開的一個方面，提供了一種存儲器件，包括:襯底；在襯底上形成的背柵；晶體管，包括:在襯底上在背柵的相對兩側形成的鰭；以及在襯底上形成的柵堆疊，所述柵堆疊與鰭相交；以及在背柵的底面和側面上形成的背柵介質層，其中，在柵堆疊的一側，背柵介質層在面對鰭的區(qū)域處具有減薄部分。
[0005]根據(jù)本公開的另一方面，提供了一種制造存儲器件的方法，包括:在襯底中形成背柵槽；在背柵槽的底壁和側壁上形成背柵介質層；向背柵槽中填充導電材料，形成背柵；在背柵槽的一端選擇性去除部分背柵以露出部分背柵介質層，將露出的背柵介質層部分減薄，并重新填充導電材料；對襯底進行構圖，以形成與背柵介質層鄰接的鰭；以及在襯底上形成柵堆疊，所述柵堆疊與所述鰭相交，其中，減薄的背柵介質層部分位于柵堆疊一側與鰭相對處。
[0006]根據(jù)本公開的再一方面，提供了一種對上述存儲器件進行存取的方法，包括:通過字線施加導通電壓，以使晶體管導通，使晶體管的漏極電浮置，并通過位線向晶體管的源極施加第一偏置，使載流子從源極流向漏極且隧穿通過背柵介質層的減薄部分進入并因此存儲于背柵中，以在該存儲器件中存儲第一狀態(tài)；以及通過字線施加導通電壓，以使晶體管導通，使晶體管的漏極電浮置，并通過位線向源極施加第二偏置，使背柵中存儲的載流子隧穿通過背柵介質層的減薄部分并因此釋放，以在該存儲器件中存儲第二狀態(tài)，其中，晶體管在第一狀態(tài)下的閾值電壓不同于在第二狀態(tài)下的閾值電壓。
[0007]根據(jù)本發(fā)明的示例性實施例，兩個鰭之間夾有背柵，從而整體上構成一種三明治鰭(sandwich Fin,或者簡稱為sFin)。以這種sFin為基礎,可以制造三明治鰭式場效應晶體管(sFinFET)。在制造過程中，背柵可以充當鰭的支撐結構，有助于改善結構的可靠性。背柵可以電浮置從而充當浮柵(floating gate)，從而得到一種浮(背)柵sFinFET結構。這種浮(背)柵sFinFET結構可以構成存儲器件如閃存。
[0008]另外，浮(背)柵的體積相對較大(特別是相對于常規(guī)浮柵晶體管結構中的浮柵)，從而可以降低其中儲存的電荷的波動，并因此改善存儲器件的可靠性。

【專利附圖】

【附圖說明】
[0009]通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中:
[0010]圖1-4是示出了根據(jù)本公開一個實施例的存儲器件的透視圖，其中圖2是示出了圖1所示的存儲器件沿Al-Al'線切開后的透視圖，圖3是示出了圖1所示的存儲器件沿A2-A2'線切開后的透視圖，圖4是示出了圖1所示的存儲器件沿B-B'線切開后的透視圖；
[0011]圖5-27是示出了根據(jù)本公開另一實施例的制造存儲器件的流程中多個階段的示意圖；
[0012]圖28是示出了根據(jù)本公開另一實施例的存儲器件的存取原理的示意圖。

【具體實施方式】
[0013]以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
[0014]在附圖中示出了根據(jù)本公開實施例的各種結構示意圖。這些圖并非是按比例繪制的，其中為了清楚表達的目的，放大了某些細節(jié)，并且可能省略了某些細節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關系僅是示例性的，實際中可能由于制造公差或技術限制而有所偏差，并且本領域技術人員根據(jù)實際所需可以另外設計具有不同形狀、大小、相對位置的區(qū)域/層。
[0015]在本公開的上下文中，當將一層/元件稱作位于另一層/元件“上”時，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當調轉朝向時，該層/元件可以位于該另一層/元件“下”。
[0016]根據(jù)本公開的實施例，提供了一種存儲器件。該存儲器件可以包括具有浮柵配置的晶體管，其中由背柵充當浮柵。根據(jù)一有利示例，該晶體管可以包括在襯底上在背柵的相對兩側形成的鰭。這樣，背柵和鰭形成三明治鰭(sFin)結構。晶體管還可以包括在襯底上形成的柵堆疊，該柵堆疊與鰭(以及它們之間的背柵)相交。從而，該晶體管可以配置為sFinFET。柵堆疊在鰭中限定了溝道區(qū)(形成于鰭中與柵堆疊相交的部分)，并因此限定了源/漏區(qū)(至少部分地形成于鰭中位于溝道區(qū)相對兩側的部分，并且還可以包括例如下面詳細描述的在鰭的表面上生長的半導體層)。為了避免柵堆疊和背柵之間的干擾，它們之間可以形成有電介質層并因此電隔離。
[0017]另外，背柵的底面和側面上可以形成有背柵介質層。背柵介質層在柵堆疊的一側面對鰭的區(qū)域處可以具有減薄部分。即，該區(qū)域處至少一部分的厚度可以小于背柵其余部分中的厚度。sFinFET的溝道中的載流子(例如，對于η型器件為電子，對于P型器件為空穴)在一定動能(表現(xiàn)為晶體管上施加的一定偏置)下可以隧穿通過背柵介質層的減薄部分而進入并因此存儲于背柵中。因此，背柵介質層的這種減薄部分可以充當“浮柵介質層”，相應地背柵可以充當“浮柵”。在此，隧穿例如可以包括直接隧穿或者Fowler-Nordheim隧穿。這樣，背柵與背柵介質層一起構成了針對sFinFET的浮柵配置。
[0018]另外，由于背柵介質層其余部分處的厚度要大于減薄部分處的厚度，因此相對于減薄部分而言要難以發(fā)生隧穿效應。根據(jù)一有利示例，可以使得在載流子能夠隧穿通過減薄部分時在背柵介質層的其他部分處不能夠發(fā)生隧穿效應。例如，這可以通過在晶體管上施加適當?shù)钠?，使得載流子的能量盡管足以隧穿通過減薄部分但不足以隧穿通過其余部分來實現(xiàn)。
[0019]根據(jù)一示例，背柵介質層的減薄部分可以位于sFinFET的漏區(qū)一側。這樣，當sFinFET導通時，載流子可以通過鰭(其中形成溝道區(qū))從其源區(qū)流向漏區(qū)。在漏區(qū)一側，載流子可以(在背柵介質層的減薄部分處)隧穿通過浮柵介質層，而進入并因此存儲于浮(背)柵中。另一方面，當sFinFET導通時，如果在源區(qū)上施加一定的偏置，可以使得浮(背)柵中存儲的載流子(如果存在的話)排出。這樣，該存儲器件可以表現(xiàn)出(至少)兩種狀態(tài):浮(背)柵中存儲有電荷，浮(背)柵中沒有存儲電荷(例如，可以將浮(背)柵中存儲有電荷的狀態(tài)認為是邏輯“1”，而將浮(背)柵中沒有存儲電荷的狀態(tài)認為是邏輯“O”；反之亦然)。
[0020]另一方面，由于背柵與sFinFET的鰭之間的相鄰設置，背柵中的電荷會影響sFinFET的閾值電壓。這樣，根據(jù)背柵中存儲電荷與否，sFinFET可以表現(xiàn)出不同的閾值電壓并因此表現(xiàn)出不同的電學特性。因此，可以根據(jù)sFinFET的電學特性，來讀出存儲器件的狀態(tài)(或者，“數(shù)據(jù)”)。
[0021]根據(jù)一些示例，背柵介質層可以包括在背柵的底面和側面上依次形成的第一介質層和第二介質層。第一介質層在上述減薄部分處可以具有開口。這樣，減薄部分處可以包括單獨的第二介質層，而其余部分處可以包括第一介質層和第二介質層的疊層。
[0022]在一些示例中，為了電隔離柵堆疊與襯底，該存儲器件可以包括在襯底上形成的隔離層，這種隔離層露出sFin中鰭的一部分(該部分用作sFinFET的真正鰭，即限定了溝道的寬度)，而柵堆疊形成于隔離層上。由于鰭的底部被隔離層遮擋，所以柵堆疊難以對鰭的底部進行有效控制，從而可能造成源漏之間經(jīng)由鰭底部的漏電流。為抑制這種漏電流，sFinFET可以包括位于鰭的露出部分下方的穿通阻擋部(PTS)。例如，該PTS可以基本上位于sFin的鰭中被隔離層遮擋的部分中。
[0023]根據(jù)一些示例，為了增強器件性能，可以應用應變源/漏技術。例如，源/漏區(qū)可以包括與鰭不同材料的半導體層，從而可以向溝道區(qū)施加應力。例如，對于P型器件，可以施加壓應力；而對于η型器件，可以施加拉應力。
[0024]根據(jù)本公開的一些示例，存儲器件可以如下來制作。例如，可以在襯底中形成背柵槽，通過向該背柵槽中填充導電材料如金屬、摻雜的多晶硅等來形成背柵。另外，在填充背柵槽之前，可以在背柵槽的側壁和底壁上形成背柵介質層。而且，可以對背柵介質層進行構圖，以使其一部分減薄。例如，背柵介質層的構圖可以通過在背柵槽的一端選擇性去除部分背柵以露出部分背柵介質層，將背柵介質層的露出部分減薄，并重新填充導電材料來進行。接下來，可以對襯底進行構圖，來形成與背柵介質層鄰接的鰭。例如，可以如此對襯底進行構圖，使得在背柵槽的側壁(更具體地，背柵槽側壁上形成的背柵介質層)上留有襯底的(鰭狀)部分。然后，可以在襯底上形成與鰭相交的柵堆疊。
[0025]為了便于背柵槽和鰭的構圖，根據(jù)一有利示例，可以在襯底上形成構圖輔助層。該構圖輔助層可以被構圖為具有與背柵槽相對應的開口，并且在其與開口相對的側壁上可以形成圖案轉移層。這樣，可以構圖輔助層和圖案轉移層為掩模，來構圖背柵槽(以下稱作“第一構圖”)；另外，可以圖案轉移層為掩模，來構圖鰭(以下稱作“第二構圖”)。
[0026]這樣，鰭通過兩次構圖形成:在第一構圖中，形成鰭的一個側面；而在第二構圖中，形成鰭的另一個側面。在第一構圖中，鰭尚與襯底的主體相連并因此得到支撐。另外，在第二構圖中，鰭與背柵相連并因此得到支撐。結果，可以防止鰭的制造過程中坍塌，并因此可以更高的產(chǎn)率來制造較薄的鰭。
[0027]在第二構圖之前，可以在背柵槽中形成電介質層，以覆蓋背柵。該電介質層一方面可以使背柵(例如與柵堆疊)電隔離，另一方面可以防止第二構圖對背柵造成影響。
[0028]另外，為了便于構圖，根據(jù)一有利示例，可以按側墻形成工藝，來在構圖輔助層的側壁上形成圖案轉移層。由于側墻形成工藝不需要掩模，從而可以減少工藝中使用的掩模數(shù)量。
[0029]根據(jù)一示例，襯底可以包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb、InGaSb，而構圖輔助層可以包括非晶硅。在這種情況下，為了避免在構圖背柵槽期間不必要地刻蝕構圖輔助層，可以在構圖輔助層的頂面上形成保護層。另外，在形成構圖輔助層之前，還可以在襯底上形成停止層。對于構圖輔助層的構圖(以在其中形成開口)可以停止于該停止層。例如，刻蝕保護層可以包括氮化物(如，氮化硅)，圖案轉移層可以包括氮化物，停止層可以包括氧化物(如，氧化硅)。
[0030]另外，根據(jù)本公開的一些示例，可以先在形成有sFin的襯底上形成隔離層，該隔離層露出sFin(特別是其中的鰭)的一部分。然后，可以在隔離層上形成與sFin相交的柵堆疊。為了形成上述的PTS，可以在形成隔離層之后且在形成柵堆疊之前，進行離子注入。由于sFin的形狀因子及其頂部存在的各電介質層(例如，圖案轉移層等)，PTS可以基本上形成于sFin的鰭中被隔離層遮擋的部分中。之后，還可以去除sFin中鰭頂部的電介質層(例如，圖案轉移層等)。這樣，隨后形成的柵堆疊可以與鰭露出的側面及頂面接觸。
[0031]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0032]圖1是示出了根據(jù)本公開一個實施例的存儲器件的透視圖，且圖2是示出了圖1所示的存儲器件沿Al-Al'線切開后的透視圖，圖3是示出了圖1所示的存儲器件沿A2-A2'線切開后的透視圖，圖4是示出了圖1所示的存儲器件沿B-B'線切開后的透視圖。
[0033]如圖1所示，該存儲器件包括襯底100。襯底100可以包括體半導體襯底如S1、Ge，化合物半導體襯底如 SiGe、GaAs> GaSb> AlAs、InAs> InP、GaN、SiC、InGaAs> InSb、InGaSb,絕緣體上半導體襯底(SOI)等。為方便說明，以下以體硅襯底以及硅系材料為例進行描述。
[0034]該存儲器件還可以包括在襯底上形成的sFin結構。具體地，該sFin結構可以包括在襯底上形成的兩個鰭104以及夾于它們之間的背柵120。鰭104的寬度例如為約3-28nm，且與背柵120之間夾有第一介質層116和第二介質層150。另外，第一介質層116和第二介質層150還可以形成于背柵120的底面，使得背柵120與襯底100隔開。第一介質層116和第二介質層150可以包括各種合適的電介質材料，例如它們可以包括高K電介質，或者一個可以包括高K電介質而另一個可以包括氧化物。根據(jù)一有利示例，第一介質層116可以包括氧化物(例如氧化硅)，其厚度例如為約l_3nm ;而第二介質層150可以包括高K電介質材料，如HfO2,其厚度例如為約2-25nm。第一介質層和第二介質層150的疊層構成背柵介質層。背柵120可以包括各種合適的導電材料,如摻雜的多晶娃、TiN、W或其組合,其寬度(圖中紙面內水平方向上的維度)例如為約5-30nm。背柵120的頂面可以與各鰭104的頂面基本上持平或高于鰭的頂面。
[0035]襯底100中可以形成有阱區(qū)(未示出)。背柵120可以進入該阱區(qū)中，從而可以經(jīng)由背柵介質層(包括第一介質層116和第二介質層150)與該阱區(qū)形成耦合電容。這可以增大背柵儲存電荷的容量，并因此可以降低背柵中儲存電荷的波動并因此改善存儲器件的可靠性。
[0036]在圖1的示例中，鰭104與襯底100 —體，由襯底100的一部分形成。但是，本公開不限于此。例如，鰭104可通過在襯底100上外延的另外半導體層形成。
[0037]圖1中還示出了位于背柵120頂面上的電介質層124。電介質層124例如可以包括氮化物(如氮化硅)。電介質層124可以將背柵120與襯底100正面(圖1中上表面)形成的其余部件(例如，柵堆疊)電隔離。
[0038]另外，圖1中還示出了位于鰭104頂部的電介質層106(例如，氧化物)和114(例如，氮化物)。這些電介質層是在該存儲器件的制造過程中殘留的，它們可以留于鰭104頂部，或者可以根據(jù)需要去除。
[0039]如圖1和2所示，該存儲器件還可以包括在襯底100上形成的柵堆疊。柵堆疊可以包括柵介質層138和柵導體層140。例如，柵介質層138可以包括高K柵介質如HfO2，厚度為l_5nm;柵導體層140可以包括金屬柵導體。另外，柵介質層138還可以包括一層薄的氧化物(高K柵介質形成于該氧化物上)，例如厚度為0.3-1.2nm。在柵介質層138和柵導體140之間，還可以形成功函數(shù)調節(jié)層(圖中未示出)。另外，柵堆疊兩側形成有柵側墻130。例如，柵側墻130可以包括氮化物，厚度為約5-20nm。背柵220通過其頂面上的電介質層124與柵堆疊隔離。
[0040]另外，在圖1的示例中，該存儲器件還包括在襯底上形成的隔離層102，柵堆疊通過該隔離層102與襯底100隔離。例如，隔離層102可以包括氧化物(如，氧化硅)。這里需要指出的是，在某些情況下，例如襯底100為SOI襯底的情況下，可以不需要單獨形成隔離層102。鰭104例如可以通過SOI襯底中的SOI半導體形成，而SOI襯底的埋入絕緣層可以充當這種隔離層。
[0041]由于柵堆疊的存在，在sFin中限定了溝道區(qū)(對應于鰭與柵堆疊相交的部分)和源/漏區(qū)(對應于鰭中位于溝道區(qū)相對兩側的部分)。在圖1所示的存儲器件中，源/漏區(qū)還包括在鰭的表面上生長形成半導體層132。半導體層132可以包括不同于鰭104的材料，以便能夠向鰭104(特別是其中的溝道區(qū))施加應力。例如，在鰭104包括Si的情況下，對于η型器件，半導體層132可以包括S1:C(C的原子百分比例如為約0.2_2%)，以施加拉應力；對于P型器件，半導體層132可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應力。另外，半導體層132的存在還展寬了源/漏區(qū)，從而有利于后繼制造與源/漏區(qū)的接觸部。
[0042]如圖2所示，柵堆疊與鰭104(與背柵120相反一側)的側面相交。具體地，柵介質層138與鰭104的該側面接觸，從而柵導體層140可以通過柵介質層138控制在鰭104的該側面上產(chǎn)生導電溝道。因此，該存儲器件可以構成雙柵器件。另外，在去除鰭104頂部的電介質層106和114的情況下，還可以在鰭104的頂面上也產(chǎn)生導電溝道，從而該存儲器件可以構成四柵器件。
[0043]如圖3和4所示，第二介質層150在柵堆疊的一側面對鰭104處具有開口 150g。在該示例中，開口 150g可以位于漏區(qū)一側(柵堆疊另一側為源區(qū))。如圖3和4所示，在漏區(qū)一側的一部分區(qū)域中，第二介質層150形成于背柵120的側壁下部和底壁上，并且開口150g具有矩形形狀。另外，在該示例中，開口 150g沒有遍布整個漏區(qū)，而是僅占據(jù)漏區(qū)的一部分。這里需要指出的是，開口 150g可以具有任意合適的形狀和位置，只要它們能夠便于制造。
[0044]這樣，在開口 150g處，背柵120經(jīng)由減薄的背柵介質層(包括單獨的第一介質層116)與鰭104相對，從而與減薄的背柵介質層(具體地，第一介質層116) —起形成針對由柵堆疊(控制柵)和鰭104構成的FinFET的浮柵配置。
[0045]這里需要指出的是，盡管在上述示例中，將背柵介質層示出為第一介質層和第二介質層的疊層，但是本公開不限于此。背柵介質層可以包括任意合適的配置，例如可以包括單獨的一層或者三層或更多層的疊層，只要在柵堆疊一側面對鰭的區(qū)域中存在減薄部分。另外，減薄部分可以具有任意合適的形狀、大小和設置位置。
[0046]圖5-27是示出了根據(jù)本公開另一實施例的制造存儲器件的流程中多個階段的示意圖。
[0047]如圖5所示，提供襯底1000，例如體硅襯底。在襯底1000中，例如通過離子注入，形成有阱區(qū)1000-1。例如，對于P型器件，可以形成η型阱區(qū)；而對于η型器件，可以形成P型阱區(qū)。例如，η型阱區(qū)可以通過在襯底1000中注入η型雜質如P或As來形成，ρ型阱區(qū)可以通過在襯底1000中注入ρ型雜質如B來形成。如果需要，在注入之后還可以進行退火。本領域技術人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0048]在襯底1000上可以依次形成停止層1006、構圖輔助層1008和保護層1010。例如，停止層1006可以保護氧化物(如氧化硅)，厚度為約5-25nm;構圖輔助層1008可以包括非晶硅，厚度為約50-200nm ;保護層1010可以包括氮化物(如氮化硅)，厚度為約5_15nm。這些層的材料選擇主要是為了在后繼處理過程中提供刻蝕選擇性。本領域技術人員應當理解，這些層可以包括其他合適的材料，并且其中的一些層在某些情況下可以省略。
[0049]接著，在保護層1010上可以形成光刻膠1012。例如通過光刻，對光刻膠1012進行構圖，以在其中形成與將要形成的背柵相對應的開口。開口的寬度Dl例如可以為約15_100nmo
[0050]接著，如圖6所示，可以光刻膠1012為掩模，依次對保護層1010和構圖輔助層1008進行刻蝕，如反應離子刻蝕(RIE)，從而在保護層1010和構圖輔助層1008中形成開口?？涛g可以停止于停止層1006。當然，如果構圖輔助層1008與之下的襯底1000之間具有足夠的刻蝕選擇性，甚至可以去除這種停止層1006。之后，可以去除光刻膠1012。
[0051]然后，如圖7所示，可以在構圖輔助層1008(與開口相對)的側壁上，形成圖案轉移層1014。圖案轉移層1014可以按照側墻形成工藝來制作。例如，可以通過在圖6所示結構(去除光刻膠1012)的表面上淀積一層氮化物，然后對氮化物進行RIE，來形成側墻形式的圖案轉移層。所淀積的氮化物層的厚度可以為約3-28nm(基本上確定隨后形成的鰭的寬度)。這種淀積例如可以通過原子層淀積(ALD)來進行。本領域技術人員知道多種方式來形成這種側墻，在此不再贅述。
[0052]接下來，如圖8所示，可以構圖輔助層1008和圖案轉移層1014為掩模，對襯底1000進行構圖，以在其中形成背柵槽BG。在此，可以依次對停止層1006和襯底1000進行RIE，來形成背柵槽BG。由于保護層1010的存在，這些RIE不會影響到構圖輔助層1008。當然，如果構圖輔助層1008的材料與停止層1006和襯底1000的材料之間具有足夠的刻蝕選擇性，甚至可以去除保護層1010。
[0053]根據(jù)一有利實施例，背柵槽BG進入到阱區(qū)1000-1中。例如，如圖8所示，背柵槽BG的底面相比于阱區(qū)1000-1的頂面下凹Deap的深度。Deap可以在約20-300nm的范圍。
[0054]隨后，如圖9(圖9(a)為截面圖，圖9(b)為俯視圖)所示，可以在背柵槽BG的側壁和底壁上依次形成第一介質層1016和第二介質層1050。第一介質層1016可以包括任何合適的電介質材料，如氧化物(如，氧化硅)，厚度為約l_3nm。第二介質層1050可以包括任何合適的電介質材料，優(yōu)選為高K介質材料如HfO2，厚度為約2-25nm。之后，可以在背柵槽BG中填充導電材料(例如，摻雜的多晶硅，摻雜濃度可以為約lE18Cm_3-lE21Cm_3)，來形成背柵1020。例如，這種第一介質層1016、第二介質層1050和背柵1020可以如下形成。具體地，依次淀積一層薄的第一電介質材料、一層薄的第二電介質材料和一層厚的導電材料。淀積進行至導電材料完全充滿背柵槽BG，然后對淀積的導電材料進行回蝕。回蝕后背柵1020的頂面可以與襯底1000的表面持平或高于襯底1000的表面(在該示例中，襯底1000的表面對應于隨后形成的鰭的頂面)。然后可以依次對第二電介質材料和第一電介質材料進行RIE0在此，對電介質材料的RIE可以按照側墻(spacer)工藝來進行。
[0055]接下來，可以對第二介質層1050進行構圖，以在其中形成開口。例如，這可以如下進行。具體地，如圖10所示，可以在圖9所示的結構上形成光刻膠1018，并且將該光刻膠1018構圖為包括開口 1018ο (位于將要形成的柵堆疊一側)。開口 1018ο至少露出sFin中的背柵1020的一部分和第二介質層1050的一部分。接著，如圖11 (示出了沿圖10中Β2Β2'線的截面圖)所示，經(jīng)由開口 1018ο，對背柵1020進行回蝕，使其下凹，并且對第二介質層1050的露出部分進行選擇性刻蝕，使之去除。在如上所述進行構圖之后，可以去除光刻膠1018。
[0056]然后，可以如圖12所示，在背柵槽中重新填充導電材料1020'。重新填充的導電材料1020'可以與背柵1020高度大致相同，且可以與背柵1020的導電材料相同或不同。在以下描述中，為了簡化說明，假設導電材料1020'與背柵1020的導電材料相同，例如摻雜的多晶硅，并且將它們統(tǒng)一示出為1020，而不再對它們進行區(qū)分。
[0057]為了避免背柵1020與隨后形成的柵堆疊之間的干擾，可以如圖12、13所示，在背柵槽BG中進一步填充電介質層1024，以覆蓋背柵1020。例如，電介質層1022可以包括氮化物，且可以通過淀積氮化物然后回蝕來形成。在回蝕過程中，構圖輔助層1008頂面上的保護層1010也可以被去除，從而露出構圖輔助層1008。
[0058]由于上述處理，沿圖10中BlBl'線的截面將會呈現(xiàn)如圖13所示的形貌。根據(jù)一有利示例，在填充電介質層1024之前，可以例如通過選擇性刻蝕，去除背柵1020表面上方的第一介質層和第二介質層部分。
[0059]從圖12和13可以看出，第一介質層1016和第二介質層1050在背柵1020的側壁和底壁上形成，并構成針對背柵1020的背柵介質層。第二介質層1050被構圖為具有開口，使得背柵介質層在該開口處具有減薄的厚度。本領域技術人員應當理解，第二介質層1050中的開口可以具有任意合適的形狀、尺寸和位置。
[0060]在如上所述形成背柵之后，接下來可以對襯底1000進行構圖，來形成鰭。[0061 ] 具體地，如圖14所示，可以通過選擇性刻蝕,如通過TMAH溶液進行濕法刻蝕，來去除構圖輔助層1008，留下圖案轉移層1014。然后，如圖15所示，可以圖案轉移層1014為掩模，進一步選擇性刻蝕如RIE停止層1006和襯底1000。這樣，就在背柵1020兩側留下了鰭狀的襯底部分1004，它們對應于圖案轉移層1014的形狀。
[0062]這里需要指出的是，盡管在圖15的示例中，將鰭1004示出為在其中包括阱區(qū)1000-1的一部分，但是本公開不限于此。例如，鰭1004中可以不包括阱區(qū)1000-1，特別是在如下所述形成穿通阻擋部(PTS)的情況下。另外，根據(jù)本公開的示例，為了使得背柵1020(更具體地，背柵中存儲的電荷)能夠有效地控制鰭1004，在豎直方向上鰭1004的延伸范圍優(yōu)選不超過背柵1020的延伸范圍。
[0063]這樣，就得到了根據(jù)該實施例的sFin結構。如圖15所示，該sFin結構包括背柵1020以及位于背柵1020相對兩側的鰭1004。另外，在該sFin中，鰭1004的頂面被電介質層(包括停止層1006和圖案轉移層1014)所覆蓋。因此，隨后形成的柵堆疊可以與每一鰭各自(與背柵1020相反一側)的側面相交，并控制在該側面中產(chǎn)生溝道，并因此得到雙柵器件。
[0064]在通過上述流程得到sFin之后，可以sFin為基礎，來制造sFinFET。這里需要指出的是，在圖15所示的示例中，一起形成了三個sFin。但是本公開不限于此。例如，可以根據(jù)需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如圖所示的并行設置。
[0065]在以下，將說明制造sFinFET的示例方法流程。
[0066]為制造sFinFET，可以在襯底1000上形成隔離層。例如，如圖16所示，可以在襯底上例如通過淀積形成電介質層1002(例如，可以包括氧化物)，然后對淀積的電介質層進行回蝕，來形成隔離層。通常，淀積的電介質層可以完全覆蓋sFin，并且在回蝕之前可以對淀積的電介質進行平坦化，如化學機械拋光(CMP)。根據(jù)一優(yōu)選示例，可以通過濺射來對淀積的電介質層進行平坦化處理。例如，濺射可以使用等離子體，如Ar或N等離子體。
[0067]為改善器件性能，特別是降低源漏泄漏，根據(jù)本公開的一示例，如圖17中的箭頭所示，可以通過離子注入來形成穿通阻擋部(PTS) 1046。例如，對于η型器件而言，可以注入P型雜質，如B、BF2或In ;對于ρ型器件，可以注入η型雜質，如As或P。離子注入可以垂直于襯底表面。控制離子注入的參數(shù)，使得PTS形成于鰭1004位于隔離層1002表面之下的部分中，并且具有期望的摻雜濃度，例如約5E17-2E19cm_3，并且摻雜濃度應高于襯底中阱區(qū)1000-1的摻雜濃度。應當注意，由于sFin的形狀因子(細長形)及其頂部存在的各電介質層，有利于在深度方向上形成陡峭的摻雜分布?？梢赃M行退火如尖峰退火、激光退火和/或快速退火，以激活注入的摻雜劑。這種PTS有助于減小源漏泄漏。
[0068]接下來，可以在隔離層1002上形成與sFin相交的柵堆疊。例如，這可以如下進行。具體地，如圖18所示，例如通過淀積，形成柵介質層1026。例如，柵介質層1026可以包括氧化物，厚度為約0.8-1.5nm。在圖18所示的示例中，僅示出了形成于sFin頂面和側面上的柵介質層1026。但是，柵介質層1026也可以包括在隔離層1002的頂面上延伸的部分。然后，例如通過淀積，形成柵導體層1028。例如，柵導體層1028可以包括多晶硅。柵導體層1028可以填充sFin之間的間隙，并可以進行平坦化處理例如CMP。
[0069]如圖19所示，對柵導體層1028進行構圖。在圖19的示例中，柵導體層1028被構圖為與sFin相交的條形。根據(jù)另一實施例，還可以構圖后的柵導體層1028為掩模，進一步對柵介質層1026進行構圖。
[0070]在形成構圖的柵導體之后，例如可以柵導體為掩模，進行暈圈(halo)注入和延伸區(qū)(extens1n)注入。
[0071]接下來，如圖20(圖20(b)示出了沿圖20(a)中ClC廣線的截面圖，圖20 (C)示出了沿圖20(a)中C2C2'線的截面圖)所示，可以在柵導體層1028的側壁上形成柵側墻1030。例如，可以通過淀積形成厚度約為5-20nm的氮化物(如氮化硅)，然后對氮化物進行RIE，來形成柵側墻1030。在此，在形成柵側墻時可以控制RIE的量，使得柵側墻1030基本上不會形成于sFin的側壁上。本領域技術人員知道多種方式來形成這種側墻，在此不再贅述。
[0072]在形成側墻之后，可以柵導體及側墻為掩模，進行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以形成源/漏區(qū)，得到sFinFET。
[0073]為改善器件性能，根據(jù)本公開的一示例，可以利用應變源/漏技術。具體地，如圖21(圖21(b)示出了沿圖21(a)中BB'線的截面圖)所示，首選可以選擇性去除外露的柵介質層1026。然后，可以通過外延，在鰭1004被柵堆疊露出的部分(對應于源/漏區(qū))的表面上形成半導體層1032。根據(jù)本公開的一實施例，可以在生長半導體層1032的同時，對其進行原位摻雜。例如，對于η型器件，可以進行η型原位摻雜；而對于ρ型器件，可以進行P型原位摻雜。另外，為了進一步提升性能，半導體層1032可以包括不同于鰭1004的材料，以便能夠向鰭1004(其中將形成器件的溝道區(qū))施加應力。例如，在鰭1004包括Si的情況下，對于η型器件，半導體層1032可以包括S1:C(C的原子百分比例如為約0.2-2%),以施加拉應力；對于P型器件，半導體層1014可以包括SiGe(例如，Ge的原子百分比為約15-75% ),以施加壓應力。另一方面，生長的半導體層1032在橫向上展寬一定程度,從而有助于隨后形成到源/漏區(qū)的接觸部。
[0074]如圖21 (b)所示，由于第二介質層1050中位于柵堆疊一側(例如，漏區(qū)一側)的開口，背柵1020可以經(jīng)由減薄的背柵介質層(即，第一介質層1016)與柵堆疊這一側的鰭1004部分相對。這樣，就得到了一種浮柵配置的存儲器件。
[0075]在上述實施例中，在形成sFin之后，直接形成了柵堆疊。本公開不限于此。例如，替代柵工藝同樣適用于本公開。
[0076]根據(jù)本公開的另一實施例，在圖18中形成的柵介質層1026和柵導體層1028為犧牲柵介質層和犧牲柵導體層(這樣，通過結合圖18、19描述的操作得到的柵堆疊為犧牲柵堆疊)。接下來，可以同樣按以上結合圖20描述的操作來形成柵側墻1030。另外，同樣可以按以上結合圖21描述的操作，來應用應變源/漏技術。
[0077]接下來，可以根據(jù)替代柵工藝，對犧牲柵堆疊進行處理，以形成器件的真正柵堆疊。例如，這可以如下進行。
[0078]具體地，如圖22 (圖22(b)示出了沿圖22 (a)中ClCl'線的截面圖，圖22 (C)示出了沿圖22(a)中C2C2'線的截面圖)所示，例如通過淀積，形成電介質層1034。該電介質層1034例如可以包括氧化物。隨后，對該電介質層1034進行平坦化處理例如CMP。該CMP可以停止于柵側墻1030，從而露出犧牲柵導體層1028。
[0079]隨后，如圖23 (圖23(a)的截面圖對應于圖22 (b)的截面圖，圖23(b)的截面圖對應于圖22(c)的截面圖)所示，例如通過TMAH溶液，選擇性去除犧牲柵導體1028，從而在柵側墻1030內側形成了柵槽1036。根據(jù)另一示例，還可以進一步去除犧牲柵介質層1026。
[0080]然后，如圖24 (圖24 (a)對應于圖23 (a)的截面圖，圖24 (b)對應于圖23 (b)的截面圖，圖24(c)對應于圖18的截面圖)、圖25(示出了圖24所示結構的俯視圖)所示，通過在柵槽中形成柵介質層1038和柵導體層1040，形成最終的柵堆疊。柵介質層1038可以包括高K柵介質例如HfO2，厚度為約l-5nm。另外，柵介質層1038還可以包括一層薄的氧化物(高K柵介質形成于該氧化物上)，例如厚度為0.3-1.2nm。柵導體層1040可以包括金屬柵導體。優(yōu)選地，在柵介質層1038和柵導體層1040之間還可以形成功函數(shù)調節(jié)層(未示出)。
[0081]這樣，就得到了根據(jù)該實施例的sFinFET。如圖24、25所示，該sFinFET包括在襯底1000(或者，隔離層1002)上形成的與SFin(包括背柵1020和鰭1004)相交的柵堆疊(包括柵介質層1038和柵導體層1040)。如圖24(c)清楚所示，柵導體層1040可以經(jīng)由柵介質層1038，控制鰭1004在(與背柵1020相反一側的)側面上產(chǎn)生導電溝道，從而該sFinFET是雙柵器件。另外，由于第二介質層1050中的開口，背柵1020可以與減薄的背柵介質層(具體地，第一介質層1016)構成浮柵配置。背柵1020可以通過電介質層1024與柵堆疊電隔離。
[0082]在如上所述形成sFinFET之后，還可以制作各種電接觸。例如，如圖26所示，可以在圖25所示結構的表面上淀積層間電介質(ILD)層1042。該ILD層1042例如可以包括氧化物?？梢詫LD層1042進行平坦化處理例如CMP，使其表面大致平坦。然后，例如可以通過光刻，形成接觸孔，并在接觸孔中填充導電材料如金屬(例如，W或Cu等)，來形成接觸部，例如與柵堆疊的接觸部1044-1、與源/漏區(qū)之一的接觸部1044-2、與阱區(qū)1000-1 (或者，背柵電容)的接觸部1044-3以及與源/漏區(qū)中另一個的接觸部1044-4。
[0083]圖27(a)、(b)、(C)分別示出了沿圖26中BlBl'線、B2B2'線、B3B3'線的截面圖。如圖27所示，接觸部1044-1穿透ILD層1042，到達柵導體1040，并因此與柵導體1040電接觸。該接觸部1044-1可以與存儲器件的字線相連。接觸部1044-2穿透ILD層1042以及電介質層1034，達到一側的源/漏區(qū)(在該示例中為半導體層1032)，并因此與該側的源/漏區(qū)(例如，源區(qū))電接觸。該接觸部1044-2可以與存儲器件的位線相連。接觸部1044-3穿透ILD層1042、電介質層1034以及隔離層1002，到達襯底1000(特別是，其中的阱區(qū)1000-1)，并因此與背柵電容電接觸。接觸部1044-4穿透ILD層1042以及電介質層1034，達到另一側的源/漏區(qū)(在該示例中為半導體層1032)，并因此與該側的源/漏區(qū)(例如，漏區(qū))電接觸。通過這些電接觸，可以施加存儲器操作如寫入、讀取等所需的電信號。
[0084]下面，將結合圖28(沿圖27(b)中DlDl'線的截面圖)描述根據(jù)本公開實施例的存儲器件的工作原理。
[0085]當例如通過接觸部1044-1向柵極1040施加導通電壓而使該存儲器件(具體地，其中的sFinFET)導通時，例如通過接觸部1044-2向源極施加一定的偏置(“第一偏置”)時，可以存在從源極到漏極的載流子(器件的多數(shù)載流子，例如，對于η型器件，為電子；而對于P型器件，為空穴)流動。如果將接觸部1044-4電浮置，則在第二介質層1050中的開口 1050g處，這些載流子可以隧穿通過第一介質層1016，進入并因此存儲于背柵1020 (或者，背柵電容)中，如圖28中的實線箭頭所示。在開口 1050g之外的其余位置，由于存在第二介質層1050和第一介質層1016兩者，基本不會發(fā)生隧穿。在進行這些操作時，可以將接觸部1044-3接地。
[0086]另一方面，在例如通過接觸部1044-1向柵極1040施加導通電壓而使該存儲器件(具體地，其中的sFinFET)導通同時，例如通過接觸部1044-2向源極施加一定的偏置(“第二偏置”，例如高于或等于針對漏極的供電電壓Vdd)且將接觸部1044-4電浮置時，在第二介質層1050中的開口 1050g處，背柵1020(或者，背柵電容)中存儲的電荷(如果存在的話)可以隧穿通過第一介質層1016從而被拉出背柵，如圖28中的虛線箭頭所示。這樣，可以對背柵進行放電。在進行這些操作時，可以將接觸部1044-3接地。
[0087]因此，該存儲器件至少可以存儲兩種狀態(tài):背柵中存儲有電荷的狀態(tài)(例如，可以視為邏輯“I”)，以及背柵中沒有存儲電荷的狀態(tài)(例如，可以視為邏輯“O”)。背柵中電荷的有無會影響SFinFET的閾值電壓(例如，對于η型器件，背柵存儲有電子時sFinFET的閾值電壓Vtl高于背柵中沒有存儲電子時sFinFET的閾值電壓Vt2)，從而sFinFET可以對外表現(xiàn)出不同的電學特性?？梢愿鶕?jù)sFinFET的這種電學特性差異，來對存儲器件的存儲狀態(tài)進行檢測。
[0088]例如，可以按如下方式來對該存儲器件進行讀取。具體地，可以通過接觸部1044-2向漏極施加電壓VI。通過接觸部1044-1施加一定的偏置使SFinFET截止，并將位線預充電至不同于Vl的電壓V2。然后，可以通過接觸部1044-1施加一定的偏置使sFinFET導通。此時，位線上的電壓將從V2逐漸向Vl接近。取決于sFinFET的閾值電壓(Vtl或Vt2)，位線上的電壓從V2向Vl接近的速度不同。例如，對于η型器件，在邏輯“I”狀態(tài)下的閾值電壓Vtl較高，而在邏輯“O”狀態(tài)下的閾值電壓Vt2較低。因此，在邏輯“I”狀態(tài)下位線上的電壓從V2向Vl接近的速度較小，而在邏輯“O”狀態(tài)下位線上的電壓從V2向Vl接近的速度較大?？梢酝ㄟ^檢測這種速度的不同，讀取存儲器件中存儲的狀態(tài)(或，“數(shù)據(jù)”)。
[0089]在以上的描述中，對于各層的構圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實施例，但是這并不意味著各個實施例中的措施不能有利地結合使用。
[0090]以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權利要求及其等價物限定。不脫離本公開的范圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的范圍之內。
【權利要求】
1.一種存儲器件，包括: 襯底； 在襯底上形成的背柵； 晶體管，包括:在襯底上在背柵的相對兩側形成的鰭；以及在襯底上形成的柵堆疊，所述柵堆疊與鰭相交；以及 在背柵的底面和側面上形成的背柵介質層， 其中，在柵堆疊的一側，背柵介質層在面對鰭的區(qū)域處具有減薄部分。
2.根據(jù)權利要求1所述的存儲器件，其中，所述背柵介質層包括在背柵的底面和側面上依次形成的第一介質層和第二介質層，其中第一介質層在所述減薄部分處形成開口。
3.根據(jù)權利要求1所述的存儲器件，其中，襯底中包括阱區(qū)，其中背柵進入阱區(qū)中約20_300nm。
4.根據(jù)權利要求1所述的存儲器件，其中，背柵的頂面與各鰭的頂面基本上持平或高于鰭的頂面。
5.根據(jù)權利要求1所述的存儲器件，其中，背柵包括導電材料，且寬度為5-30nm。
6.根據(jù)權利要求1所述的存儲器件，其中，鰭包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb、InGaSb,且寬度為約 3_28nm。
7.根據(jù)權利要求2所述的存儲器件，其中，第一介質層和第二介質層均包括高K電介質，或者第一介質層和第二介質層中一層包括高K電介質,而另一層包括氧化物。
8.根據(jù)權利要求7所述的存儲器件，其中，第一介質層包括高K電介質，且厚度為約2-25nm ;第二介質層包括氧化物，且厚度為約l_3nm。
9.根據(jù)權利要求1所述的存儲器件，還包括: 在襯底上形成的隔離層，所述隔離層露出鰭的一部分，其中，柵堆疊通過隔離層與襯底電隔離；以及 在所述鰭被隔離層露出的部分下方形成的穿通阻擋部，所述穿通阻擋部的摻雜濃度高于阱區(qū)的摻雜濃度。
10.根據(jù)權利要求1所述的存儲器件，其中，柵堆疊在鰭中限定了晶體管的溝道區(qū)，該晶體管還包括位于溝道區(qū)兩側的源區(qū)和漏區(qū)，其中減薄部分位于漏區(qū)一側。
11.根據(jù)權利要求10所述的存儲器件，其中，所述源區(qū)和漏區(qū)還分別包括在每一鰭位于柵堆疊相對兩側的部分的表面上生長的半導體層。
12.一種制造存儲器件的方法，包括: 在襯底中形成背柵槽； 在背柵槽的底壁和側壁上形成背柵介質層； 向背柵槽中填充導電材料，形成背柵； 在背柵槽的一端選擇性去除部分背柵以露出部分背柵介質層，將露出的背柵介質層部分減薄，并重新填充導電材料； 對襯底進行構圖，以形成與背柵介質層鄰接的鰭；以及 在襯底上形成柵堆疊,所述柵堆疊與所述鰭相交， 其中，減薄的背柵介質層部分位于柵堆疊一側與鰭相對處。
13.根據(jù)權利要求12所述的方法，其中， 形成背柵介質層包括: 在背柵槽的底壁和側壁上依次形成第一介質層和第二介質層，以及 將露出的背柵介質層部分減薄包括: 選擇性去除露出的第二介質層部分。
14.根據(jù)權利要求12所述的方法，其中，柵堆疊在鰭中限定了晶體管的溝道區(qū)，該方法還包括在溝道區(qū)兩側形成源區(qū)和漏區(qū)，其中減薄部分位于漏區(qū)一側。
15.根據(jù)權利要求12所述的方法，其中， 形成背柵槽包括: 在襯底上形成構圖輔助層，該構圖輔助層被構圖為具有與背柵槽相對應的開口 ； 在構圖輔助層與開口相對的側壁上形成圖案轉移層； 以該構圖輔助層及圖案轉移層為掩模，對襯底進行刻蝕，以形成背柵槽，以及 形成鰭包括: 選擇性去除構圖輔助層；以及 以圖案轉移層為掩模，對襯底進行刻蝕，以形成鰭。
16.根據(jù)權利要求15所述的方法，其中，襯底包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb、InGaSb，構圖輔助層包括非晶硅，以及 該方法還包括:在構圖輔助層的頂面上形成保護層，以在背柵槽的刻蝕期間保護構圖輔助層。
17.根據(jù)權利要求16所述的方法，還包括:在襯底上形成停止層，構圖輔助層形成于該停止層上。
18.根據(jù)權利要求17所述的方法，其中，保護層包括氮化物，圖案轉移層包括氮化物，停止層包括氧化物。
19.根據(jù)權利要求15所述的方法，其中，按側墻形成工藝，在構圖輔助層的側壁上形成圖案轉移層。
20.一種對根據(jù)權利要求1所述的存儲器件進行存取的方法，包括: 通過字線施加導通電壓以使晶體管導通，使晶體管的漏極電浮置，并通過位線向晶體管的源極施加第一偏置，使載流子從源極流向漏極且隧穿通過背柵介質層的減薄部分進入并因此存儲于背柵中，以在該存儲器件中存儲第一狀態(tài)；以及 通過字線施加導通電壓以使晶體管導通，使晶體管的漏極電浮置，并通過位線向源極施加第二偏置，使背柵中存儲的載流子隧穿通過背柵介質層的減薄部分并因此釋放，以在該存儲器件中存儲第二狀態(tài)， 其中，晶體管在第一狀態(tài)下的閾值電壓不同于在第二狀態(tài)下的閾值電壓。
21.根據(jù)權利要求20所述的方法，其中，所述隧穿包括直接隧穿和/或Fowler-Nordheim 隧穿。
22.根據(jù)權利要求20所述的方法，還包括: 向漏極施加電壓Vl ； 使晶體管截止； 將位線預充電至不同于電壓Vl的電壓V2 ;以及 在字線上施加偏置電壓使晶體管導通，并檢測位線上的電壓從V2向Vl接近的速度。
23.根據(jù)權利要求22所述的方法，其中，晶體管為η型器件，在第一狀態(tài)下，位線上的電壓從V2向Vl接近的速度較小，且在第二狀態(tài)下，位線上的電壓從V2向Vl接近的速度較大。
【文檔編號】H01L21/8247GK104134668SQ201310160970
【公開日】2014年11月5日 申請日期:2013年5月3日 優(yōu)先權日:2013年5月3日
【發(fā)明者】朱慧瓏 申請人:中國科學院微電子研究所