用于形成具有etsoi晶體管的芯片上高質(zhì)量電容器的方法和結(jié)構(gòu)的制作方法
【專利摘要】ETSOI晶體管和電容器通過在替代柵極HK/MG流程中蝕刻通過ETSOI和薄BOX層，分別在其晶體管和電容器區(qū)域中形成。電容器形成與ETSOI替代柵極CMOS流程兼容。低電阻電容器電極使獲得高質(zhì)量電容器或變?nèi)莨艹蔀榭赡?。通過光刻結(jié)合伴隨的適當(dāng)?shù)奈g刻來實(shí)現(xiàn)在偽柵圖案化期間沒有拓?fù)浣Y(jié)構(gòu)。
【專利說明】用于形成具有ETSOI晶體管的芯片上高質(zhì)量電容器的方法和結(jié)構(gòu)
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本美國(guó)申請(qǐng)N0.13/316,635與同時(shí)提交的美國(guó)申請(qǐng)N0.13/316,641有關(guān)，其全部細(xì)節(jié)以引用的方式合并。
【技術(shù)領(lǐng)域】
[0003]本公開總體上涉及半導(dǎo)體器件，更具體地涉及具有與極薄SOI (ETSOI) CMOS晶體管一起的芯片上電容器的場(chǎng)效應(yīng)晶體管(FET)，尤其用于諸如芯片上系統(tǒng)(SoC)應(yīng)用的各種應(yīng)用。
【背景技術(shù)】
[0004]隨著各種集成電路組件的尺寸的縮小，諸如FET的晶體管在性能和功耗方面都經(jīng)歷了明顯的改進(jìn)。這些改進(jìn)可能主要?dú)w因于其中使用的組件的尺寸的減小，組件尺寸的減小通常轉(zhuǎn)變?yōu)闇p小的電容、電阻和增加的來自晶體管的電流通量(through-put current)。
[0005]但是，在器件尺寸的這種“經(jīng)典的”縮放超過某一點(diǎn)時(shí)，由于不可避免地與器件尺寸的持續(xù)減小相關(guān)聯(lián)的泄露電流和變異性的增加，由該縮放帶來的性能改進(jìn)近來遇到障礙，并且，在一些情況下甚至被質(zhì)疑。諸如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)的平面型晶體管尤其很好地適用于高密度集成電路。隨著MOSFET和其它器件的尺寸減小，這些器件的源極/漏極區(qū)域、溝道區(qū)域和柵極電極的尺寸也減小。
[0006]而且，極薄SOI (ETSOI)器件已經(jīng)被作為用于持續(xù)的CMOS縮放的器件構(gòu)架。為了使ETSOI成為真正的技術(shù)，需要芯片上電容器和ETSOI CMOS晶體管，用于諸如芯片上系統(tǒng)(SoC)應(yīng)用的各種應(yīng)用。
[0007]絕緣體上硅(SOI)技術(shù)允許形成高速的淺結(jié)器件。另外，SOI器件通過減少寄生結(jié)電容來提高性能。在SOI襯底中，在單晶硅上形成由硅氧化物制成的掩埋氧化物(BOX)膜，并且，在其上形成單晶硅薄膜。已知制造這種SOI襯底的各種方法，其中的一種方法是注氧隔離(SMOX)工藝，其中，氧離子以期望的深度被注入到硅襯底中，以形成BOX膜。然后，在高溫(通常為1300°C )和具有少量氧的惰性環(huán)境下對(duì)襯底進(jìn)行退火，從而襯底的注氧區(qū)域被轉(zhuǎn)換為硅氧化物。形成SOI襯底的另一種方法是晶片接合，其中，具有硅氧化物表面層的兩個(gè)半導(dǎo)體襯底在硅氧化物表面處被接合在一起，以在兩個(gè)半導(dǎo)體襯底之間形成BOX層，然后進(jìn)行薄化。ETSOI (完全耗盡的器件)使用超薄硅溝道，其中，多數(shù)載流子在操作期間被完全耗盡(FD)。
[0008]參照?qǐng)D1，示出了現(xiàn)有技術(shù)的在絕緣體上娃(SOI)襯底上的FET器件的示范性結(jié)構(gòu)，絕緣體上硅(SOI)襯底被描述為具有極薄絕緣體上硅(ETSOI)層。(ETSOI)層存在于SOI襯底的掩埋絕緣層的頂上，ETSOI層的厚度優(yōu)選地在3nm到20nm的范圍內(nèi)。在其中存在半導(dǎo)體的ETSOI層的上表面上形成凸起的(raised)源極區(qū)域和凸起的漏極區(qū)域，優(yōu)選地使用外延沉積工藝來形成。[0009]由于未摻雜的極薄SOI主體的高電阻，現(xiàn)有的ETSOI電容器遭受高體電阻，從而導(dǎo)致差的質(zhì)量。為了使ETSOI成為真正的技術(shù)，工業(yè)上需要集成有ETSOI CMOS晶體管的高質(zhì)量的芯片上電容器，用于諸如芯片上系統(tǒng)(SoC)應(yīng)用的各種應(yīng)用。

【發(fā)明內(nèi)容】

[0010]在一個(gè)方面中，本發(fā)明的實(shí)施例提供一種用于在與具有薄BOX的極薄SOI晶體管相同的芯片上集成高質(zhì)量電容器的方法和結(jié)構(gòu)。
[0011]在另一方面中，實(shí)施例提供通過使用替代柵極形成的本發(fā)明的電容器。在去除偽柵之后，ETSOI和薄BOX層被凹進(jìn)，以露出重?fù)诫s的背柵區(qū)域。然后，與標(biāo)準(zhǔn)替代HK/MG工藝一起形成高k/金屬柵極。使用重?fù)诫s的背柵區(qū)域來形成電容器的主體，以減小電容器的體電阻，從而提高電容器和/或變?nèi)莨苜|(zhì)量。
[0012]在另一個(gè)方面中，本發(fā)明的實(shí)施例提供一種用于在與薄BOX上的ETSOI晶體管相同的芯片上集成高質(zhì)量電容器/變?nèi)莨艿姆椒ê徒Y(jié)構(gòu)。本發(fā)明的電容器通過使用替代柵極來形成。在去除偽柵之后，ETSOI和薄BOX層被凹進(jìn)，以露出重?fù)诫s的背柵區(qū)域。然后，與標(biāo)準(zhǔn)替代HK/MG工藝一起形成高k/金屬柵極。重?fù)诫s的背柵區(qū)域被用作電容器的主體，以減小電容器的體電阻，由此，它提高電容器質(zhì)量。
[0013]本發(fā)明的電容器可以是提供可電控的電容的變?nèi)莨埽卜Q為具有可變電容的電容器，其可用于調(diào)諧電路中。
[0014]在另一個(gè)實(shí)施例中，通過在以高k柵極電介質(zhì)作為電容器電介質(zhì)的情況下使用金屬柵極和重?fù)诫s的凸起的源極/漏極作為兩個(gè)電極，利用高質(zhì)量電容器來形成本發(fā)明的電容器。
[0015]在另一個(gè)實(shí)施例中，在BOX之下的襯底中制造器件。在一個(gè)實(shí)施例中，在SOI襯底中形成MIS電容器。在一個(gè)實(shí)施例中，半導(dǎo)體器件可以是接觸件、二極管或結(jié)變?nèi)莨堋?br> [0016]在另一個(gè)實(shí)施例中，蝕刻區(qū)域被外延娃或娃合金回填，以使得表面與具有在外延層中構(gòu)造的前述器件的其他FET近似共面。
[0017]在另一個(gè)實(shí)施例中，在SOI襯底上的半導(dǎo)體結(jié)構(gòu)包括在SOI襯底上形成的極薄絕緣體上半導(dǎo)體(ETSOI)晶體管；以及在集成有ETSOI晶體管的SOI襯底上的電容器，具有由ETSOI的摻雜的背柵區(qū)域形成的第一電極、由替代偽柵的金屬柵極形成的第二電極、以及分開第一電極和第二電極的替代高K電介質(zhì)。
[0018]在另一個(gè)實(shí)施例中，一種形成芯片上半導(dǎo)體結(jié)構(gòu)的方法包括:在SOI襯底上的ETSOI層上形成既在晶體管區(qū)域中又在電容器區(qū)域中的偽柵，并且，用隔離物包圍偽柵中的每一個(gè)；在ETSOI層上形成凸起的源極和漏極，該凸起的源極和漏極鄰接隔離物；通過蝕刻從晶體管區(qū)域去除偽柵，并且，凹進(jìn)以從電容器區(qū)域去除ETSOI和薄BOX ;在晶體管區(qū)域中的柵極中和在凹進(jìn)的電容器區(qū)域中沉積高K電介質(zhì)和金屬柵極。
【專利附圖】

【附圖說明】
[0019]下面的詳述以舉例的方式被給出，并不意圖將本發(fā)明僅限于此，結(jié)合附圖將被最好地理解，在附圖中，相同的附圖標(biāo)記表示相同的元件和部件，在附圖中:
[0020]圖1是在具有凸起的S/D及其擴(kuò)展區(qū)(extension)的絕緣體上半導(dǎo)體(SOI)襯底上形成的現(xiàn)有技術(shù)的ETSOI器件的側(cè)向截面圖；
[0021]圖2示出SOI，ETSOI的SOI晶片，示出了在其上疊加的薄BOX層和ETSOI層；
[0022]圖3示出淺溝槽隔離(STI)和優(yōu)選通過注入形成背柵；
[0023]圖4示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的通過STI相互隔離的晶體管區(qū)域和電容器或變?nèi)莨軈^(qū)域，其中的每一個(gè)都被設(shè)置有由凸起的源極和漏極(RSD)包圍的偽電容器；
[0024]圖5示出在偽柵上沉積和平坦化停止的層間電介質(zhì)層(ILD)的示范性說明的側(cè)向截面圖；
[0025]圖6描繪示出阻擋掩模覆蓋晶體管區(qū)域使電容器區(qū)域露出然后使ETSOI和薄BOX層凹進(jìn)的圖示的側(cè)向截面圖；
[0026]圖7是在從晶體管區(qū)域去除掩模然后沉積高K(HK)電介質(zhì)和金屬柵極(MG)的情況下的結(jié)構(gòu)的側(cè)向截面圖；以及
[0027]圖8是示出根據(jù)本發(fā)明的實(shí)施例的沉積電介質(zhì)和形成到金屬柵極、源極和漏極以及背柵的接觸件的側(cè)向截面圖。
【具體實(shí)施方式】
[0028]在下文中公開本發(fā)明的詳細(xì)的實(shí)施例。將會(huì)理解，它們僅僅說明可以用各種形式來實(shí)施的本發(fā)明。另外，結(jié)合本發(fā)明的各個(gè)方面給出的每一個(gè)示例應(yīng)當(dāng)是說明性而非限制性的。此外，附圖不必一定按比例繪制，一些特征可能被放大以示出具體組件的細(xì)節(jié)。因此，本文中公開的特定的結(jié)構(gòu)和功能細(xì)節(jié)并不被解釋為限制性的，而僅僅作為用于教導(dǎo)本領(lǐng)域的技術(shù)人員以各種方式利用本發(fā)明的代表性基礎(chǔ)。
[0029]參照?qǐng)D2，描述用于在絕緣體上半導(dǎo)體(SOI)襯底上形成半導(dǎo)體FET器件的示范性結(jié)構(gòu)和方法，在該結(jié)構(gòu)上具有極薄絕緣體上半導(dǎo)體(ETSOI)層20。ETSOI層被沉積在SOI襯底的掩埋絕緣層15的頂上，該ETSOI層的厚度優(yōu)選地在2nm到20nm的范圍內(nèi)，更優(yōu)選地在4到IOnm的范圍內(nèi)。
[0030]ETSOI層20優(yōu)選地由任何半導(dǎo)體材料制成，所述半導(dǎo)體材料包括但不限于:S1、應(yīng)變 S1、SiC、SiGe、SiGeC、Si 合金、Ge、Ge 合金、GaAs、InAsjP InP 或它們的任意組合。ETSOI層20可以通過平坦化、研磨、濕法蝕刻、干法蝕刻、氧化然后氧化蝕刻、或前述工藝的任意組合被薄化到期望的厚度。對(duì)ETSOI層20進(jìn)行薄化的另一種方法包括通過熱干法或濕法氧化工藝對(duì)硅進(jìn)行氧化，然后優(yōu)選地使用氫氟(HF)酸混合物來濕法蝕刻氧化物層。該工藝可以被重復(fù)，以達(dá)到期望的厚度。ETSOI層20可以具有在1.0nm到10.0nm的范圍內(nèi)的厚度，或者，在另一種實(shí)例下，具有在1.0nm到5.0nm的范圍內(nèi)的厚度，或者，在另一種實(shí)例下，具有在3.0nm到8.0nm的范圍內(nèi)的厚度。
[0031]在體襯底10上的薄掩埋氧化物(BOX)層15可以被制成硅氧化物、氮化物、硅氮化物和/或氧氮化物(例如，硅氧氮化物)，其厚度在5nm到80nm的范圍內(nèi)，或者優(yōu)選地，在IOnm到50nm的范圍內(nèi)，更優(yōu)選地，在IOnm到25nm的范圍內(nèi)。
[0032]仍然參照?qǐng)D2，SOI晶片可以通過晶片接合或SIMOX技術(shù)來制成。ETSOI層可以包括任何半導(dǎo)體材料，所述半導(dǎo)體材料包括但不限于:S1、應(yīng)變S1、SiC、SiGe、SiGeC、Si合金、Ge、Ge合金、GaAs、InAsjP InP或它們的任意組合。
[0033]參照?qǐng)D3，可以通過包括圖案化的淺溝槽隔離(STI)工藝來形成隔離，例如，沉積犧牲墊層(例如，墊氧化物和墊氮化物)，圖案化(例如，通過光刻)和蝕刻STI溝槽25 (例如，通過反應(yīng)離子蝕刻(RIE))，用包括但不限于氧化物、氮化物、氧氮化物、高k電介質(zhì)或這些材料的任何合適的組合的一種或多種絕緣體來填充溝槽。諸如化學(xué)機(jī)械拋光(CMP)的平坦化工藝可以優(yōu)選地用來提供平坦結(jié)構(gòu)。除了 STI25以外，還可以使用諸如臺(tái)面隔離(mesaisolation)、硅的局部氧化(LOCOS)的其它隔離。然后，可以對(duì)犧牲墊氧化物和墊氮化物進(jìn)行條帶化。
[0034]背柵12可以通過離子注入然后熱退火以激活摻雜物來形成，其中，背柵摻雜物包括用于η型摻雜的砷和磷以及用于P型摻雜的硼、銦。摻雜濃度在5 X IO17CnT3到5 X IO19CnT3的范圍內(nèi)，更優(yōu)選地在2 X IO18CnT3至Ij IXlO19Cnr3的范圍內(nèi)。在BOX層15的背側(cè)的下面，背柵厚度(垂直地)在25nm到150nm的范圍內(nèi)，更優(yōu)選地在35nm到80nm的范圍內(nèi)。
[0035]參照?qǐng)D4，在晶體管區(qū)域和電容器區(qū)域中形成偽柵27。偽柵電介質(zhì)27可以包括通過氧化形成的硅氧化物，厚度在Inm到5nm的范圍內(nèi)。偽柵可以包括通過諸如化學(xué)氣相沉積(CVD)的沉積來形成的多晶硅，厚度在IOnm到70nm的范圍內(nèi)，更優(yōu)選地在20nm到50nm的范圍內(nèi)。偽柵27還可以包括在多晶硅的頂上的硅氮化物蓋。硅氮化物可以通過CVD沉積來形成，厚度在5nm到50nm的范圍內(nèi)，更優(yōu)選地在20nm到30nm的范圍內(nèi)。偽柵15通過常規(guī)圖案化和蝕刻工藝來形成。采用適用于偽柵的其它材料的實(shí)施例也被設(shè)想到。
[0036]然后，形成隔離物30，隔離物通常由電介質(zhì)材料構(gòu)成，優(yōu)選地，使用覆蓋層沉積和各向異性回刻(etchback)來形成。雖然在圖中隔離物被描繪為每一個(gè)作為單層，但是，其中隔離物中的每一個(gè)是多層結(jié)構(gòu)的電介質(zhì)材料的實(shí)施例已被設(shè)想到。在一個(gè)實(shí)施例中，隔離物優(yōu)選地通過沉積由RIE形成的膜(例如，硅氮化物)來形成。隔離物厚度在3nm到20nm的范圍內(nèi)，更優(yōu)選地在4nm到8nm的范圍內(nèi)。
[0037]形成外延生長(zhǎng)的凸起的源極/漏極(RSD)40和擴(kuò)展區(qū)，其中，RSD優(yōu)選地由Si或SiGe制成。RSD可以原位摻雜或者摻雜之后外延，優(yōu)選地，通過注入和等離子體摻雜。RSD厚度在10到30nm變化。擴(kuò)展區(qū)可以通過注入或通過從原位摻雜的RSD驅(qū)動(dòng)摻雜物來形成。
[0038]更具體地，摻雜物從凸起的源極區(qū)域38和凸起的漏極區(qū)域39的原位摻雜的半導(dǎo)體材料擴(kuò)散到ETSOI層20來形成擴(kuò)展區(qū)45。摻雜物從原位摻雜的半導(dǎo)體材料通過退火工藝被擴(kuò)散到ETSOI層20，所述退火工藝包括但不限于:快速熱退火、爐退火、閃光燈退火、激光退火或它們的任何合適的組合。在從850°C到1350°C的范圍內(nèi)的溫度下進(jìn)行熱退火，以將摻雜物從原位摻雜的半導(dǎo)體材料擴(kuò)散到ETSOI層20。
[0039]原位摻雜的半導(dǎo)體材料被摻雜到P型導(dǎo)電性的在ETSOI層20中形成的擴(kuò)展區(qū)45中，具有P型導(dǎo)電性的擴(kuò)展區(qū)45的摻雜物濃度在I X IO19原子/cm3到2 X IO21原子/cm3的范圍內(nèi)。擴(kuò)展區(qū)45的材料具有在2 X IO19原子/cm3到5 X IO20原子/cm3的范圍內(nèi)的摻雜物濃度。
[0040]擴(kuò)展區(qū)45具有在ETSOI層20的整個(gè)深度上擴(kuò)展的深度。如從ETSOI層20的上表面測(cè)量，擴(kuò)展區(qū)45優(yōu)選地具有小于IOnm的深度，通常深度為2nm到8nm。雖然擴(kuò)展區(qū)45在上面被描述為通過將摻雜物從凸起的源極區(qū)域38和凸起的漏極區(qū)域39擴(kuò)散到ETSOI層20來形成，但是，擴(kuò)展區(qū)45也可以通過如下來形成:在形成偽柵27之后且在形成凸起的源極區(qū)域39和凸起的漏極區(qū)域40之前，將η型或P型摻雜物離子注入到ETSOI層20。
[0041]參照?qǐng)D5，接著進(jìn)行層間電介質(zhì)(ILD，例如，氧化物)的沉積和平坦化，在偽柵處停止?？梢允褂肅VD通過旋涂等來進(jìn)行沉積?？梢詢?yōu)選地使用化學(xué)機(jī)械拋光(CMP)來進(jìn)行平坦化。然后，在該工藝之后去除偽柵25。
[0042]關(guān)于偽柵25的去除，硅氮化物蓋(如果使用的話)可以通過蝕刻去除，優(yōu)選地，通過干法蝕刻(例如，RIE)或者用熱磷酸的濕法蝕刻來去除。多晶硅可以通過干法蝕刻(例如，RIE)或者濕法蝕刻(例如，TMAH或氨水)來去除，偽柵氧化物可以通過氫氟酸或化學(xué)氧化物去除來去除。
[0043]關(guān)于濕法蝕刻工藝，在存在硅氧化物的情況下可以用含有氟化氫的蝕刻溶液來進(jìn)行?？商鎿Q地，用諸如化學(xué)氧化物去除(COR)的干法蝕刻來蝕刻多晶硅和偽柵氧化物。
[0044]在一個(gè)示范性說明中，化學(xué)氧化物去除(COR)工藝可以包括將結(jié)構(gòu)暴露于氫氟酸(HF)和氨水(NH4OH)的氣態(tài)混合物。在近似室溫(25°C )下在0.75毫托和15毫托之間的氣壓下，化學(xué)氧化物去除(COR)工藝中的氫氟酸(HF)和氨水(NH4OH)之比可以在2.25:1到
1.75:1的范圍內(nèi)。在一個(gè)示例中，在約25°C的溫度下在I毫托和10毫托之間的氣壓下，化學(xué)氧化物去除(COR)中的氫氟酸(HF)和氨水(NH4OH)之比是2:1。在該暴露期間，HF和氨氣與來自制造偽柵的蝕刻工藝的在電介質(zhì)膜的暴露表面上存在的側(cè)壁殘留物反應(yīng)，以形成固體反應(yīng)產(chǎn)物。固體反應(yīng)產(chǎn)物可以在第二步驟中被去除，該第二步驟包括將結(jié)構(gòu)加熱到大于約90°C的溫度，例如100°C，由此導(dǎo)致反應(yīng)產(chǎn)物蒸發(fā)。反應(yīng)產(chǎn)物可以通過在水中沖洗結(jié)構(gòu)或者用水溶液去除來被去除。
[0045]參照?qǐng)D6，使用阻擋掩模60來覆蓋晶體管區(qū)域并暴露電容器區(qū)域。掩模60可以是通過光刻形成的軟掩模，即，光致抗蝕劑。如果交替地使用硬掩模，則在掩模層之上施加光致抗蝕劑材料，以對(duì)硬掩模層進(jìn)行圖案化。掩模60可以是通過光刻形成的軟掩模(光致抗蝕劑)。
[0046]關(guān)于凹進(jìn)以從電容器區(qū)域去除ETSOI和薄Β0Χ，在去除窄開口部分內(nèi)的材料的一部分時(shí)，優(yōu)選地，通過RIE，可以使ETSOI和薄BOX層凹進(jìn)。
[0047]參照?qǐng)D7，優(yōu)選地，通過干法剝離(等離子體蝕刻)或濕法剝離(通過過氧化硫)來去除掩模(光致抗蝕劑)60。
[0048]現(xiàn)在沉積高k電介質(zhì)85和金屬柵極(MG) 80。高k電介質(zhì)材料可以通過本領(lǐng)域中已知的標(biāo)準(zhǔn)方法(例如，原子層沉積(ALD)或化學(xué)氣相沉積(CVD))來沉積?？商鎿Q地，電介質(zhì)材料可以包括通過化學(xué)氣相沉積(例如，低壓化學(xué)氣相沉積(LPCVD)并可任選地與化學(xué)氧化、熱氧化和/或熱氮化結(jié)合)來沉積的含硅電介質(zhì)材料。
[0049]關(guān)于電容器，背柵12 (在薄box之下的高度摻雜的區(qū)域)變成第一電極、第二電極，并且，高k85變成電容器電介質(zhì)。高k材料的示例包括但不限于:金屬氧化物，例如氧化鉿、氧化鉿硅、鉿硅氧氮化物、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯硅、鋯硅氧氮化物、氧化鉭、氧化鈦、氧化鋇銀鈦、氧化鋇鈦、氧化銀鈦、氧化釔、氧化招、氧化鉛鈧鉭和銀酸鉛鋅。高k材料還可以包括摻雜物，例如，鑭或鋁。
[0050]金屬柵極的示例包括鎢、鈦、鉭、釕、鋯、鈷、銅、鋁、鉛、鉬、錫、銀、金、導(dǎo)電的金屬化合物材料(例如，氮化鉭，氮化鈦，硅化鎢，氮化鎢，氧化釕，硅化鈷，硅化鎳)、碳納米管、導(dǎo)電性碳或這些材料的任何合適的組合。導(dǎo)電材料還可以包括在沉積期間或之后合并的摻雜物。
[0051]參照?qǐng)D8，優(yōu)選地，使用CVD、旋涂等沉積電介質(zhì)(例如，氧化物)110。可以在接觸形成之前或期間形成到金屬柵極100、源極/漏極(S/D) 107和108、以及背柵105 (在S/D上的硅化物(未示出))的接觸件。舉例來說，背柵電極優(yōu)選地通過導(dǎo)電材料的沉積然后通過去除導(dǎo)電材料的一部分的凹進(jìn)蝕刻來形成。導(dǎo)電材料可以是但不限于:摻雜的半導(dǎo)體材料(例如，多晶或非晶硅、鍺和硅鍺合金)、金屬(例如，鶴，鈦，鉭，釕，鈷，銅，招，鉛，鉬，錫，銀和金)、導(dǎo)電金屬化合物材料(例如，氮化鉭，氮化鈦，硅化鎢，氮化鎢，氮化鈦，氮化鉭，氧化釕，硅化鈷，和硅化鎳)或這些材料的任何合適的組合。
[0052]接觸件通過圖案化(例如，光刻)，蝕刻接觸溝槽(例如，通過RIE)，用諸如W、WN、TiN、TAN等的導(dǎo)電材料填充溝槽然后平坦化(例如，通過CMP)來形成。
[0053]仍然參照?qǐng)D8中示出的結(jié)構(gòu)，在第二實(shí)施例中，可以通過消除背柵的形成來修改結(jié)構(gòu)。結(jié)構(gòu)的形成與圖8中示出的實(shí)施例的不同之處還在于，BOX直接疊加在襯底之上，并且，優(yōu)選地，從晶體管區(qū)域的開頭延伸鄰接電容器區(qū)域的末端(即，沒有如圖8所示被STI分開)。
[0054]關(guān)于電容器/變?nèi)莨埽叨葥诫s的RSD變成第一電極,金屬柵極(MG)變成第二電極，高k變成電容器電介質(zhì)。
[0055]總而言之，本發(fā)明的實(shí)施例公開了一種與ETSOI替代柵極CMOS流程兼容的電容器形成。如解釋的，低電阻電容器電極有助于提供高質(zhì)量電容器和/或變?nèi)莨?。此外，由于在偽柵圖案化的同時(shí)沒有使用拓?fù)浣Y(jié)構(gòu)(topography)，所以使得光刻和蝕刻都是用戶友好的。
[0056]雖然本文中公開的結(jié)構(gòu)和方法針對(duì)其優(yōu)選實(shí)施例被具體地示出和描述了，但是，本領(lǐng)域的技術(shù)人員將會(huì)理解，可以在不脫離本公開的精神和范圍的情況下在形式和細(xì)節(jié)上進(jìn)行前述和其它的改變。因此，本文中公開的方法和結(jié)構(gòu)并不限于描述和示出的確切的形式和細(xì)節(jié)，但落入在所附權(quán)利要求的范圍內(nèi)。
[0057]工業(yè)實(shí)用性
[0058]本發(fā)明發(fā)現(xiàn)了在合并于集成電路芯片中的高性能半導(dǎo)體場(chǎng)效應(yīng)晶體管(FET)器件的設(shè)計(jì)和制造中的工業(yè)應(yīng)用，所述集成電路芯片在各種各樣的電子和電氣設(shè)備中得到了應(yīng)用。
【權(quán)利要求】
1.一種SOI襯底上的半導(dǎo)體結(jié)構(gòu)，包括: 在所述SOI襯底上形成的極薄絕緣體上半導(dǎo)體(ETSOI)晶體管，具有替代偽柵27的金屬柵極35 ;以及 在所述SOI襯底上的與所述ETSOI晶體管共面的電容器或變?nèi)莨?，具有由所述ETSOI的高度摻雜的背柵區(qū)域形成的第一電極90、由替代所述偽柵27的所述金屬柵極80形成的第二電極95、以及將所述第一電極90和所述第二電極95分開的替代高K電介質(zhì)85。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述高K電介質(zhì)85由金屬氧化物制成。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體結(jié)構(gòu)，其中，所述高K電介質(zhì)包括摻雜物。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中，所述摻雜物具有從2X1018cm_3到I X IO20Cm-3的范圍內(nèi)的濃度。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述ETSOI晶體管包括在體襯底的頂上的疊加在背柵層12上的薄掩埋氧化物BOX層。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述ETSOI晶體管通過淺溝槽隔離(STI) 25與所述電容器隔離。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，所述ETSOI晶體管和所述電容器包括分別由金屬柵極35、85替代的偽柵27。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體結(jié)構(gòu)，其中，所述電容器具有金屬柵極，所述金屬柵極延伸通過所述薄掩埋氧化物BOX層，鄰接所述背柵的頂面。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其中，所述電容器是金屬-絕緣體-半導(dǎo)體(MIS)電容器。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中，隔離物包圍所述ETSOI晶體管的所述金屬柵極和所述電容器柵極的暴露的壁。
11.一種形成芯片上半導(dǎo)體結(jié)構(gòu)的方法，包括: 在SOI襯底的ETSOI層20上形成晶體管區(qū)域中的第一偽柵27和電容器區(qū)域中的第二偽柵27，通過隔離物30包圍所述偽柵中的每一個(gè)； 在所述ETSOI層20上形成凸起的源極和漏極(RSD) 40，所述RSD在所述隔離物處鄰接； 通過蝕刻從所述晶體管區(qū)域去除第一偽柵27，并且，通過蝕刻凹進(jìn)以從所述電容器區(qū)域去除所述ETSOI和薄Β0Χ，包括去除所述第二偽柵；以及 在所述晶體管區(qū)域中的所述柵極中和在所述凹進(jìn)的電容器區(qū)域65中沉積高K電介質(zhì)85和金屬柵極80。
12.根據(jù)權(quán)利要求11所述的方法，還包括在所述形成所述凸起的源極和漏極之后沉積和平坦化層間電介質(zhì)55，層間電介質(zhì)55在所述偽柵處鄰接。
13.根據(jù)權(quán)利要求11所述的方法，其中，通過干法或濕法蝕刻來進(jìn)行所述去除所述偽柵27。
14.根據(jù)權(quán)利要求14所述的方法，還包括通過阻擋掩模60覆蓋所述晶體管區(qū)域并使所述電容器區(qū)域露出。
15.根據(jù)權(quán)利要求11所述的方法，還包括去除所述阻擋掩模。
16.根據(jù)權(quán)利要求15所述的方法，還包括使用光致抗蝕劑去除所述阻擋掩模，使用等離子體蝕刻進(jìn)行干法剝離或者使用過氧化硫進(jìn)行濕法剝離。
17.根據(jù)權(quán)利要求11所述的方法，還包括使用由在所述SOI襯底的薄BOX下面的背柵形成的第一電極95、由所述金屬柵極80形成的第二電極90、以及形成電容器電介質(zhì)的所述高K電介質(zhì)85來形成電容器。
18.根據(jù)權(quán)利要求11所述的方法，還包括形成到所述金屬柵極、凸起的源極和漏極40的接觸件。
19.根據(jù)權(quán)利要求11所述的方法，其中，所述凹進(jìn)的偽柵、ETSOI和薄BOX層暴露重?fù)诫s的背柵區(qū)域12。
20.根據(jù)權(quán)利要求11所述的方法，其中，通過替代高k和金屬柵極工藝來形成所述高k和所述金屬柵極。
21.根據(jù)權(quán)利要求11所述的方法，其中，所述暴露所述重?fù)诫s的背柵區(qū)域形成電容器的主體，減少所述電容器體電阻，并且，所述電容器使用所述金屬柵極和摻雜的凸起的源極和漏極作為第一電極和第二電極，并且，使所述高k柵極電介質(zhì)作為電容器介質(zhì)。
22.根據(jù)權(quán)利要求11所述的方法，其中，所述高K電介質(zhì)由金屬氧化物50或電介質(zhì)材料制成。
23.根據(jù)權(quán)利要求11所述的方法，其中，通過沉積膜或者通過使用覆蓋層沉積和各向異性回刻來形成所述隔離物30。
24.根據(jù)權(quán)利要求11所述的方法，其中，所述RSD外延地生長(zhǎng)，形成擴(kuò)展區(qū)。
25.根據(jù)權(quán)利要求24所述的方法，還包括通過注入或通過從原位摻雜的RSD驅(qū)動(dòng)摻雜物來形成所述擴(kuò)展區(qū)，所述摻雜物包括鑭或鋁。
【文檔編號(hào)】H01L27/04GK103988304SQ201280061177
【公開日】2014年8月13日 申請(qǐng)日期:2012年9月13日 優(yōu)先權(quán)日:2011年12月12日
【發(fā)明者】程慷果, B·B.·多麗絲, A·克哈基弗爾魯茨, G·沙赫迪 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司