高耐壓半導(dǎo)體裝置制造方法
【專利摘要】本發(fā)明中，形成耐壓區(qū)域以包圍邏輯電路形成區(qū)域，在該耐壓區(qū)域的一部分上形成用于電平移位的高耐壓MOSFET(71、72)，在該高耐壓MOSFET(71、72)的漏極區(qū)域與邏輯電路形成區(qū)域之間形成p-開口部區(qū)域(131)，在該p-開口部區(qū)域(131)上配置與連接至邏輯電路形成區(qū)域的電源的負極側(cè)相連接的屏蔽層(300)。由此，能夠提供一種具有電平移位電路的高耐壓半導(dǎo)體裝置，該電平移位電路能夠在高耐壓IC進行開關(guān)時或保持長期可靠性的過程中穩(wěn)定地進行工作。
【專利說明】高耐壓半導(dǎo)體裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及高耐壓半導(dǎo)體裝置。尤其涉及具有電平移位電路的高耐壓半導(dǎo)體裝置，該電平移位電路能夠在不進行電位絕緣的情況下從位于接地電位的電路向構(gòu)成例如PWM逆變器或開關(guān)電源等功率逆變用橋式電路的上側(cè)橋臂的功率器件的柵極傳輸導(dǎo)通/截
止信號。
【背景技術(shù)】
[0002]IGBT、功率MOSFET等功率器件除了用于電動機控制用的逆變器以外，還可用于rop(等離子體顯示面板)、液晶面板等電源用途、空氣調(diào)節(jié)器或照明這種家電用逆變器等多個領(lǐng)域。以往，使用光耦合器等半導(dǎo)體元件、變壓器等電子元器件組合而構(gòu)成的電路來對該功率器件進行驅(qū)動及控制。
[0003]近年來，隨著LSI (大規(guī)模集成電路)技術(shù)的進步，AC400V類工業(yè)用電源等中所使用的高達1200V級的高耐壓半導(dǎo)體裝置(高耐壓IC)已在實踐中得以應(yīng)用。例如，作為高耐壓1C，存在內(nèi)置有功率器件的高邊柵極驅(qū)動器和低邊柵極驅(qū)動器的柵極驅(qū)動器1C、在同一塊半導(dǎo)體基板上進一步集成有控制電路和功率器件的單芯片逆變器IC等一系列1C。這種高耐壓IC能夠減少安裝板上的元器件個數(shù)，由于減少了安裝板上的元器件個數(shù)，從而有利于逆變器系統(tǒng)整體的小型化、高效率化。
[0004]圖7是通常的內(nèi)置有電平移位電路的高耐壓IC的電路圖。在圖7中，IGBT(輸出功率器件)17、18構(gòu)成PWM(Pulse Width Modulation:脈寬調(diào)制)逆變器的功率逆變用橋式電路中的例如一個相。該功率逆變用橋式電路例如串聯(lián)連接在DC400V的高壓主直流電源(正極側(cè))Vdc與該電源的負極側(cè)即公共電位COM之間。
[0005]OUT端子是橋式電路的上側(cè)橋臂的IGBT17的發(fā)射極與同一個橋式電路的下側(cè)橋臂的IGBT18的集電極的連接點。該OUT端子是輸出交流電的交流輸出端子，該交流電通過以互補的方式使IGBT17和18導(dǎo)通/截止來產(chǎn)生。
[0006]輔助直流電源(也稱為驅(qū)動電源)El的正極與正極線Vccl相連接，負極與交流輸出端子OUT相連接。輔助直流電源(也稱為驅(qū)動電源)El中大多使用了自舉電路中的自舉電容器。
[0007]輔助直流電源(也稱為驅(qū)動電源)E2的正極與正極線Vcc2相連接，負極與公共電位COM相連接。輔助直流電源El、E2為例如15V的低電壓電源。驅(qū)動電路20是驅(qū)動下側(cè)橋臂的IGBT18導(dǎo)通/截止的電路，在輔助直流電源E2提供的電壓下進行工作。
[0008]在高耐壓IC的其他電路部分中，存在有用于驅(qū)動橋式電路上側(cè)橋臂的IGBT17的電平移位電路以及驅(qū)動電路16。此外，在高耐壓IC的其他電路部分中，還具有用于分別向驅(qū)動電路16、20輸入導(dǎo)通/截止信號的控制電路61等。
[0009]MOSFETI是高耐壓N溝道MOSFET。通過輸入由控制電路(低電位側(cè)低耐壓電路)61生成的置位脈沖的導(dǎo)通信號25來使M0SFET1導(dǎo)通。以主直流電源的負極側(cè)(COM電位)為基準的低電壓電源向控制電路61提供電流。高耐壓IC將該導(dǎo)通引起的負載電阻3的電壓降作為信號來使IGBT17導(dǎo)通。
[0010]此外，M0SFET2與上述M0SFET1相同，為高耐壓N溝道M0SFET。通過輸入由控制電路61生成的復(fù)位脈沖信號26來使M0SFET2導(dǎo)通。高耐壓IC將該導(dǎo)通引起的負載電阻4的電壓降作為信號來使IGBT17截止。
[0011]高耐壓N溝道M0SFET1、2，以及負載電阻3、4通常構(gòu)成為彼此相等，以使電路常數(shù)匹配。穩(wěn)壓二極管5、6分別與負載電路3、4并聯(lián)連接。穩(wěn)壓二極管5、6具有限制負載電阻
3、4發(fā)生過大的電壓降，從而保護下文所要闡述的NOT電路8、9等的功能。
[0012]電平移位電路中的2個高耐壓N溝道M0SFET1、2成為輸入以公共電位COM為基準的信號的電路部分。圖7中用虛線圈出的電路部分是電位會發(fā)生變動的高電位側(cè)低耐壓電路部分(浮動電位區(qū)域)。該電路部分以交流輸出端子OUT電位為基準進行工作，隨著輸出用IGBT17U8的導(dǎo)通/截止，該交流輸出端子OUT的電位交替地跟隨公共電位COM和高電壓的主直流電源的電位Vdc。
[0013]NOT電路8、9及其后級的電路(由低通濾波電路(也簡稱為LPF)30、31、RS觸發(fā)器(也記為RS鎖存器、RS-FF) 15、驅(qū)動器16等構(gòu)成)以輔助直流電源El作為電源來進行工作。
[0014]交流輸出端子OUT的電位在公共電位COM與主直流電源(正極側(cè))Vdc之間變化。因此，高耐壓N溝道MOSFET1、2的負載電阻電路的電源電壓則在EΙ+Vdc和EI之間變化。該高耐壓N溝道M0SFET1、2的負載電阻3、4的上端與輔助直流電源El的正極線Vccl相連接。
[0015]接著，對該電平移位電路的動作進行闡述。若在高耐壓N溝道M0SFET1的柵極上施加的導(dǎo)通信號25使得電流流過高耐壓N溝道MOSFETI，則會在負載電阻3上產(chǎn)生電壓降。當(dāng)負載電阻3的下端的電位變?yōu)镹OT電路8的閾值以下時，NOT電路8的輸出變?yōu)镠i。該Hi電平經(jīng)由LPF30施加到RS鎖存器15的置位端子S。由此，RS鎖存器15的輸出Q變?yōu)镠i，經(jīng)由驅(qū)動器16使IGBT17導(dǎo)通。在IGBT17被置為導(dǎo)通的同時(嚴格來說，為防止橋臂間短路，在稍早于導(dǎo)通時刻的時刻)，利用來自控制電路61的信號經(jīng)由包含驅(qū)動器20的未圖示的電路使IGBT18截止。
[0016]接著，若在高耐壓N溝道M0SFET2的柵極上施加截止信號26，使得電流流過高耐壓N溝道M0SFET2，則會在負載電阻4上產(chǎn)生電壓降。當(dāng)負載電阻4的下端的電位變?yōu)镹OT電路9的閾值以下時，NOT電路9的輸出變?yōu)镠i。該Hi電平經(jīng)由LPF31施加到RS鎖存器15的復(fù)位端子R21。由此，RS鎖存器15的輸出Q變?yōu)長o，經(jīng)由驅(qū)動器16使IGBT17截止。在IGBT17被置為截止的同時(嚴格來說，為防止橋臂間短路，在稍晚于該截止時刻的時刻)，利用來自控制電路61的信號經(jīng)由驅(qū)動器20使IGBT18導(dǎo)通。
[0017]以往，已知有下述分區(qū)RESURF技術(shù)，即使起到高耐壓IC的高電壓側(cè)基準電路與低電壓側(cè)基準電路之間接口的作用的作為電平移位元件的高耐壓N溝道MOSFET與作為高邊驅(qū)動電路的耐壓區(qū)域的高耐壓接合終端區(qū)域形成為一體(例如，參照下述非專利文獻1、非專利文獻2)。該技術(shù)能夠去除來自跨越接地電位區(qū)域的高耐壓N溝道MOSFET的漏極的高電位布線，從而對確保作為高耐壓IC而達到1200V級的高耐壓、芯片尺寸的縮小作出了巨大的貢獻。
[0018]專利文獻I中記載有利用將高耐壓N溝道MOSFET與高耐壓接合終端區(qū)域形成為一體的分區(qū)RESURF技術(shù)的高耐壓1C。專利文獻I中記載有在從電平移位用的高耐壓N溝道MOSFET與分離島區(qū)域(高邊邏輯電路區(qū)域)之間在布線連接中，將會對形成在半導(dǎo)體基板上的絕緣膜施加從接地電位到1200V的電位差(電壓)的高電位布線去除的方法。
[0019]在該方法中，使基板從高耐壓N溝道MOSFET與分離島區(qū)域之間露出，由此來設(shè)置在深度方向上到達接地電位區(qū)域的較窄的p-型狹縫區(qū)域(P—開口部區(qū)域)。通過設(shè)置P—型狹縫區(qū)域，可構(gòu)成為使η型擴散層完全被P—型狹縫區(qū)域分離。
[0020]專利文獻I所記載的技術(shù)中，在向連接高耐壓N溝道MOSFET與分離島區(qū)域的布線施加高電位(1200V左右)時，從高耐壓N溝道MOSFET開始擴大的耗盡層與從分離島區(qū)域開始擴大的耗盡層相連接。由此，通過使互連布線下的基板的露出區(qū)域的電位上升，并將其設(shè)為中間電位來防止絕緣膜的絕緣破壞。
[0021]這里，為緩和ρ_型狹縫區(qū)域附近的電場，經(jīng)由絕緣膜在ρ_型狹縫區(qū)域上設(shè)置與高耐壓N溝道MOSFET的漏極層相同電位的多晶硅場板。由此，利用多晶硅層的場板效果能夠防止高耐壓N溝道MOSFET的漏極的η擴散區(qū)域與作為高邊電路形成區(qū)域的RESURF分離島的η擴散區(qū)域之間發(fā)生擊穿。
[0022]在上述分區(qū)RESURF技術(shù)中，ρ_型狹縫區(qū)域?qū)⒏吣蛪篘溝道MOSFET的漏極與作為高邊電路形成區(qū)域的RESURF分離島的η擴散區(qū)域完全分割。在上述結(jié)構(gòu)中，若固定為高耐壓N溝道MOSFET的漏極電位的多晶硅場板覆蓋在接地電位附近的ρ_型狹縫區(qū)域上，則耗盡層的延伸受到限制，耐壓特性大幅度降低。由此，在上述分區(qū)RESURF技術(shù)中，不可能在ρ_型狹縫區(qū)域上的整個區(qū)域覆蓋固定電位的場板。
[0023]此外，在專利文獻I所記載的技術(shù)中，經(jīng)由絕緣膜在？_型狹縫區(qū)域上設(shè)有與p—型狹縫區(qū)域附近的高耐壓N溝道MOSFET的漏極層相同電位的多晶硅場板。由此，具有能夠防止高耐壓N溝道MOSFET的漏極的η擴散區(qū)域與作為高邊電路形成區(qū)域的RESURF分離島的η擴散區(qū)域之間發(fā)生擊穿的效果。
[0024]在專利文獻I所記載的技術(shù)中，由于將多晶硅場板固定在與漏極相同的電位，因此，例如，在高耐壓N溝道M0SFET1截止，且高耐壓N溝道M0SFET2導(dǎo)通的時刻，高耐壓N溝道M0SFET1的漏極節(jié)點的電位等于高邊側(cè)的最高電位Vccl (此處為15V左右)。
[0025]在專利文獻2中記載有在高耐壓N溝道M0SFET1、2的漏極區(qū)域與形成有高邊驅(qū)動電路的η型擴散區(qū)域之間形成到達P基板的P—型開口部區(qū)域。由此，使得高耐壓N溝道MOSFETK2與形成有高邊驅(qū)動電路的η型擴散區(qū)域之間存在的寄生電阻分量增大。
[0026]圖8、圖9是專利文獻2所示的高耐壓半導(dǎo)體裝置，圖8是主要部分的俯視圖，圖9是沿圖8的C-C’線切斷高耐壓半導(dǎo)體裝置而得到的主要部分的剖視圖。如圖8、圖9所示，專利文獻2中記載有:在形成用于電平移位的高耐壓MOSFET的左側(cè)η之間設(shè)有半導(dǎo)體基板(ρ_基板200)局部露出的開口部區(qū)域221，使得高耐壓MOSFET的η漏極區(qū)域205與分離島區(qū)域(右側(cè)的η_阱區(qū)201b)之間的寄生電阻Rl增大，將上述寄生電阻Rl的電阻值設(shè)定為大于與η漏極區(qū)域205以及分離島區(qū)域(右側(cè)的η_阱區(qū)201b)相連的負載電阻元件(例如，多晶硅電阻RLl)，通過使用上述負載電阻元件作為電平移位用電阻，能夠?qū)崿F(xiàn)穩(wěn)定的電平移位電路。
[0027]在圖8中，只記載了一個高耐壓M0SFET。在這種單輸入方式中，高耐壓MOSFET在較長的期間內(nèi)處于導(dǎo)通狀態(tài)，并且在高耐壓MOSFET的導(dǎo)通期間中持續(xù)流過貫通電流，從而功耗變大。為了避免這種問題，采用分別設(shè)有兩個高耐壓MOSFET的雙輸入方式，以脈沖的方式傳輸導(dǎo)通信號/截止信號。由此，能夠縮短高耐壓MOSFET的導(dǎo)通期間，從而大幅度地降低電平移位的功耗。在高耐壓半導(dǎo)體裝置中，通常采用雙輸入方式。在專利文獻2中，為簡化說明記載了對應(yīng)于單輸入方式的HVIC，但也記載了即使采用雙輸入方式也能以相同的方法獲得相同的效果。
[0028]另外,在圖8、圖9中，標號200表不P基板、標號201a、201b表不η講區(qū)、標號202表不P偏移區(qū)、標號203表不η區(qū)域、標號204表不ρ講區(qū)、標號205表不η漏極區(qū)域、標號206表不ρ+區(qū)域、標號210表不η+源極區(qū)域、標號211表不第一 η.源極區(qū)域、標號212表不第二 η.源極區(qū)域、標號213表不η.區(qū)域、標號214表不η.區(qū)域、標號215表不ρ+區(qū)域、標號216表P+區(qū)域、標號221表開口部區(qū)域、標號231表不柵極電極、標號241表不COM電極、標號242表漏極電極布線、標號243表高電位電極、標號244表不低電位電極、標號251表不聞電阻區(qū)域。
現(xiàn)有技術(shù)文獻 專利文獻
[0029]專利文獻1:日本專利第3917211號公報 專利文獻2:日本專利第3941206號公報 非專利文獻
[0030]非專利文獻I 使用分區(qū)RESURF結(jié)構(gòu)的新電平移位技術(shù)”(“A NewLevel-shifting Technique by divided RESURF Structure，，)寺島(T.Terashima),及另兩名，1997IEEE International Symposiumon Power Semiconductor Devices&IC’s5 月 26日-29 日，1997 年魏瑪(Weimar),德國(Germany), p.57-60
非專利文獻2 具有新隔離自屏蔽結(jié)構(gòu)的穩(wěn)定600V高邊柵極驅(qū)動IC的實現(xiàn)，，(“Realization of robust600V high side gate drive IC with a new isolatedself-Shielding Structure”) S.L.Kim,及另夕卜 3 名，Proceedings of the 17 InternationalSymposiumon Power Semiconductor Devices&IC ‘s5 月 23 日-26 日，2005 年圣巴巴拉(Santa Barbara)，加利福尼亞(CA)，p.143-146

【發(fā)明內(nèi)容】

發(fā)明所要解決的技術(shù)問題
[0031]然而，在上述專利文獻I的技術(shù)中，被固定為與漏極相同的電位的高耐壓N溝道M0SFET1側(cè)的多晶硅場板的電位為Vccl。因此，有可能會發(fā)生p—狹縫區(qū)域表面的N型反轉(zhuǎn)現(xiàn)象，從而如圖11所示那樣，在包圍置位信號側(cè)的高耐壓N溝道M0SFET1的漏極區(qū)域的p_型狹縫區(qū)域的表面生成N型反轉(zhuǎn)層的泄漏路徑。
[0032]圖10是說明圖8的？_開口部對耐壓特性的影響的圖。圖10示出形成高耐壓N溝道M0SFET1的N型反轉(zhuǎn)層的情形。圖11是表示高耐壓半導(dǎo)體裝置各部分的信號波形的圖。圖11是表不各端子的信號與漏極電位的時序圖的圖。圖11不出在表不對應(yīng)于置位/復(fù)位信號的高耐壓N溝道M0SFET1的漏極電位的時序圖中，在置位信號側(cè)的高耐壓N溝道M0SFET1導(dǎo)通，導(dǎo)通電流因負載電阻3而導(dǎo)致電壓開始下降之前的期間A的時刻的電位狀態(tài)。[0033]如圖10及圖11所示，通過形成N型反轉(zhuǎn)層，存在由泄漏路徑生成的電阻分量，該電阻分量獨立于與高耐壓N溝道M0SFET1的漏極節(jié)點相連接的負載電阻3，并與負載電阻3并聯(lián)連接。因此，可以認為在漏極與Vccl電位的η擴散區(qū)域以低電阻狀態(tài)(短路狀態(tài))相連接的情況下，無法利用負載電阻3 (電平移位電阻)獲得充分的壓降，從而會引起無法接收置位信號這種問題。
[0034]此外，在上述專利文獻2的技術(shù)中，關(guān)于在作為電平移位電路進行使用時，ρ_型開口部區(qū)域的表面屏蔽等未作記載。此外，在上述專利文獻2的技術(shù)中，如現(xiàn)有例的圖8、圖9所示，對高耐壓N溝道M0SFET1、2的漏極布線的形成方法的說明被簡化，沒有特別記載。
[0035]在上述圖7的電位移位電路中，希望相對于高耐壓N溝道M0SFET1、2的開關(guān)狀態(tài)下漏極節(jié)點的電位變動，電平移位電路仍能穩(wěn)定地進行工作。
[0036]為了解決上述現(xiàn)有技術(shù)中的問題，本發(fā)明的目的在于提供一種具有電平移位電路的高耐壓半導(dǎo)體裝置，該電平移位電路能夠在高耐壓IC進行開關(guān)時或保持長期可靠性的過程中穩(wěn)定地進行工作。
解決技術(shù)問題所采用的技術(shù)方案
[0037]為解決上述問題，實現(xiàn)目的，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置包括:第二導(dǎo)電型阱區(qū)，該第二導(dǎo)電型阱區(qū)形成在第一導(dǎo)電型半導(dǎo)體基板上，具備邏輯電路形成區(qū)域、以及包圍該邏輯電路形成區(qū)域的耐壓區(qū)域；第一導(dǎo)電型阱區(qū)，該第一導(dǎo)電型阱區(qū)形成在所述半導(dǎo)體基板上，并包圍所述耐壓區(qū)域；晶體管，該晶體管包括:第二導(dǎo)電型漏極區(qū)域，所述第二導(dǎo)電型漏極區(qū)域選擇性地形成在位于所述耐壓區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)的表面層中、且雜質(zhì)濃度高于該耐壓區(qū)域；以及第二導(dǎo)電型源極區(qū)域，所述第二導(dǎo)電型源極區(qū)域選擇性地形成在所述第二導(dǎo)電型阱區(qū)的表面層中，所述漏極區(qū)域與所述源極區(qū)域之間的所述耐壓區(qū)域為漂移區(qū)域，所述第一導(dǎo)電型阱區(qū)為基極區(qū)域；開口部區(qū)域，該開口部區(qū)域局部形成在位于所述漏極區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)，且所述第二導(dǎo)電型阱區(qū)不存在于該開口部區(qū)域在深度方向上的整個區(qū)域；以及導(dǎo)電路徑，該導(dǎo)電路徑電連接所述漏極區(qū)域與所述邏輯電路形成區(qū)域的邏輯電路，該高耐壓半導(dǎo)體裝置的特征在于，具有屏蔽層，該屏蔽層形成在所述開口部區(qū)域的表面上所形成的第一絕緣層上，且連接至與所述邏輯電路形成區(qū)域的邏輯電路相連接的電源的負極側(cè)。
[0038]此外，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置包括:第二導(dǎo)電型阱區(qū)，該第二導(dǎo)電型阱區(qū)形成在第一導(dǎo)電型半導(dǎo)體基板上，具備邏輯電路形成區(qū)域、以及包圍該邏輯電路形成區(qū)域的耐壓區(qū)域；第一導(dǎo)電型阱區(qū)，該第一導(dǎo)電型阱區(qū)形成在所述半導(dǎo)體基板上，并包圍所述耐壓區(qū)域；晶體管，該晶體管包括:第二導(dǎo)電型漏極區(qū)域，所述第二導(dǎo)電型漏極區(qū)域選擇性地形成在位于所述耐壓區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)的表面層中、且雜質(zhì)濃度高于該耐壓區(qū)域；以及第二導(dǎo)電型源極區(qū)域，所述第二導(dǎo)電型源極區(qū)域選擇性地形成在所述第二導(dǎo)電型阱區(qū)的表面層中，所述漏極區(qū)域與所述源極區(qū)域之間的所述耐壓區(qū)域為漂移區(qū)域，所述第一導(dǎo)電型阱區(qū)為基極區(qū)域；開口部區(qū)域，該開口部區(qū)域局部形成在位于所述漏極區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)，使得所述第二導(dǎo)電型阱區(qū)不存在于該開口部區(qū)域在深度方向上的整個區(qū)域；以及導(dǎo)電路徑，該導(dǎo)電路徑電連接所述漏極區(qū)域與所述邏輯電路形成區(qū)域的邏輯電路，該高耐壓半導(dǎo)體裝置的特征在于，所述導(dǎo)電路徑不跨接在所述開口部區(qū)域上。
[0039]此外，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置的特征在于，在上述發(fā)明中，所述導(dǎo)電路徑經(jīng)由第二絕緣層形成在所述屏蔽層上，且跨接在所述開口部區(qū)域上。
[0040]此外，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置的特征在于，在上述發(fā)明中，所述導(dǎo)電路徑和所述屏蔽層是形成在同一絕緣層上的導(dǎo)電層。
[0041]此外，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置的特征在于，在上述發(fā)明中，包括第二導(dǎo)電型拾取區(qū)域，該第二導(dǎo)電型拾取區(qū)域在位于所述耐壓區(qū)域與所述開口部區(qū)域之間的所述第二導(dǎo)電型阱區(qū)的表面層中、與所述邏輯電路形成區(qū)域的電源的高電位側(cè)相連接，所述邏輯電路形成區(qū)域形成為與所述漏極區(qū)域相分離，所述屏蔽層經(jīng)由所述第一絕緣層形成在位于所述漏極區(qū)域與所述第二導(dǎo)電型拾取區(qū)域之間的表面上。
[0042]此外，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置的特征在于，在上述發(fā)明中，包括第二導(dǎo)電型緩沖區(qū)域，該第二導(dǎo)電型緩沖區(qū)域形成在所述漏極區(qū)域與所述第二導(dǎo)電型拾取區(qū)域之間，并與這兩個區(qū)域相接，具有高于所述第二導(dǎo)電型阱區(qū)、且低于所述漏極區(qū)域以及所述第二導(dǎo)電型拾取區(qū)域的雜質(zhì)濃度。
[0043]此外，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置的特征在于，在上述發(fā)明中，所述開口部區(qū)域的兩端分別到達所述第一導(dǎo)電型阱區(qū)，使得形成有所述漏極區(qū)域的所述第二導(dǎo)電型阱區(qū)與所述邏輯電路形成區(qū)域相分離。
發(fā)明效果
[0044]根據(jù)本發(fā)明所涉及的高耐壓半導(dǎo)體裝置，可獲得以下效果，即能夠提供一種具有電平移位電路的高耐壓半導(dǎo)體裝置，該電平移位電路能夠在高耐壓IC進行開關(guān)時或保持長期可靠性的過程中穩(wěn)定地進行工作。
【專利附圖】

【附圖說明】
[0045]圖1是本發(fā)明實施例1的高耐壓半導(dǎo)體裝置主要部分的俯視圖。
圖2是沿圖1的A-A’線切斷本發(fā)明實施例1的高耐壓半導(dǎo)體裝置而得到的主要部分的剖視圖。
圖3是說明圖1的P—開口部對耐壓特性的影響的圖。
圖4是本發(fā)明實施例2的高耐壓半導(dǎo)體裝置主要部分的俯視圖。
圖5是本發(fā)明實施例3的高耐壓半導(dǎo)體裝置的說明圖。
圖6是本發(fā)明實施例4的高耐壓半導(dǎo)體裝置主要部分的俯視圖。
圖7是通常的內(nèi)置有電平移位電路的高耐壓IC的電路圖。
圖8是現(xiàn)有的高耐壓半導(dǎo)體裝置主要部分的俯視圖。
圖9是沿圖8的C-C’線切斷而得到的主要部分的剖視圖。
圖10是說明圖8的p.開口部對耐壓特性的影響的圖。
圖11是表示高耐壓半導(dǎo)體裝置各部分的信號波形的圖。
【具體實施方式】
[0046]下面參照附圖，詳細說明本發(fā)明所涉及的高耐壓半導(dǎo)體裝置的理想實施方式。
[0047]本發(fā)明涉及高耐壓半導(dǎo)體裝置。本發(fā)明尤其涉及具有電平移位電路的高耐壓半導(dǎo)體裝置，該電平移位電路能夠在不進行電位絕緣的情況下從位于接地電位的電路向構(gòu)成例如PWM逆變器或開關(guān)電源等功率逆變用橋式電路的上側(cè)橋臂的功率器件的柵極傳輸導(dǎo)通/
截止信號。
[0048]在附圖的記載中，附圖只是示意性的圖，厚度與平面尺寸的關(guān)系、各層厚度的比率與實際情況有所不同。因此，具體的厚度及尺寸應(yīng)參考以下說明來進行判斷。此外，在各附圖之間也包含有彼此尺寸關(guān)系、比率不同的部分。
[0049]<實施例1>
圖1是本發(fā)明實施例1的高耐壓半導(dǎo)體裝置主要部分的俯視圖。圖1中示出在同一半導(dǎo)體基板上形成有包含高耐壓N溝道MOSFET的電平移位電路部和具備浮動電位區(qū)域的驅(qū)動電路的高耐壓IC主要部分的俯視圖。圖2是沿圖1的A-A’線切斷本發(fā)明實施例1的高耐壓半導(dǎo)體裝置而得到的主要部分的剖視圖。
[0050]圖1的高耐壓M0SFET71、72分別相當(dāng)于上述圖7的高耐壓N溝道MOSFETI或高耐壓N溝道M0SFET2。包含高耐壓M0SFET71的電平移位電路部具備以下各區(qū)域。以表面濃度為lE15/cm3到lE16/cm3的范圍向p_硅基板100的表面層選擇性地離子注入磷雜質(zhì)。這里，E表示冪，例如，1E15表示1X1015。然后，通過擴散形成Xj為7μπι到1(^111左右的11_區(qū)域
101。在該η_區(qū)域101上配置有后文中所要說明的耐壓區(qū)域和開口部區(qū)域131。
[0051]從所述ι 區(qū)域101的外周線開始向平面內(nèi)側(cè)方向空出150 μ m左右的間隔，以表面濃度為lE16/cm3到lE18/cm3的范圍選擇性地離子注入磷雜質(zhì)，以作為用于配置高邊邏輯電路區(qū)域的高邊阱區(qū)。該空出150 μ m的部位即成為耐壓區(qū)域。然后通過擴散形成具有Xj為ΙΟμL?到15 μ m左右的深度的η阱區(qū)201。在后文中所要說明的高耐壓M0SFET1、2的配置有漏極η+區(qū)域103和ρ_開口部區(qū)域131的部位，η_區(qū)域101擴大為大于所述150 μ m。
[0052]在所述高邊邏輯電路區(qū)域中配置有高邊邏輯電路部16a(低通濾波器30、31，RS-FF15)、高邊驅(qū)動部16、U-VCC端子(在圖1中簡化為UVCC)、輸出柵極信號的U-GATE端子、以及連接至高邊邏輯電路的電源負極側(cè)的OUT端子等。高耐壓M0SFET71、71的漏極電極布線120中的漏極布線跨過后文中所要說明的？_開口部區(qū)域131，與高邊邏輯電路部16a相連接。這里，所謂漏極電極布線120(導(dǎo)電路徑)是一并稱呼與漏極n+區(qū)域103直接連接的漏極電極、以及連接至該漏極電極且與高邊邏輯電路部16a相連接的漏極布線的名稱。
[0053]此外，以表面濃度為lE15/cm3到lE19/cm3的范圍選擇性地離子注入硼雜質(zhì)，以作為包圍n_區(qū)域101，且成為與其他的低電壓電路區(qū)域(構(gòu)成低邊電路形成區(qū)域)相分離的分離區(qū)域的P+接地區(qū)域113 (連接至COM電位或Gnd電位)。在本實施例1中，適當(dāng)?shù)貙+接地區(qū)域113稱為第一拾取區(qū)域，并使用相同的標號113來進行說明。
[0054]通過之后的擴散來形成與p—娃基板相連接的P講區(qū)102,其中，p_娃基板形成為Xj在10 μ m至Ij 13 μ m左右。此外，以表面濃度為lE14/cm3至Ij lE17/cm3的范圍向 區(qū)域101內(nèi)離子注入硼雜質(zhì)，使其局部到達^硅基板100。然后，通過擴散來形成Xj為7μπι到ΙΟμπι左右的P開口部區(qū)域131,使其到達ρ娃基板100。
[0055]從平面配置來看，該]^開口部區(qū)域131配置在漏極η+區(qū)域103、η緩沖區(qū)域104、以及U-VCC電位拾取區(qū)域122與η阱區(qū)201 (位于U-VCC電位)之間的η_區(qū)域101上。該Ρ_開口部區(qū)域131是細長的，與漏極η+區(qū)域103、η緩沖區(qū)域104以及U-VCC電位拾取區(qū)域122相對并平行地進行配置，并且是選擇性地進行配置。[0056]p_開口部區(qū)域131配置為進入U-VCC電位拾取區(qū)域122 (也稱為第二拾取區(qū)域)偵U。通過上述那樣配置K開口部區(qū)域131，能夠使高耐壓M0SFET71、71與η緩沖區(qū)域104附近的Ρ_硅基板100與η_區(qū)域101之間的寄生電容較小。
[0057]η_區(qū)域101、η阱區(qū)201、ρ阱區(qū)102、ρ_開口部區(qū)域131的制造工序是共用的。具體而言，例如，在1100°C以上的高溫且氮氣氣氛下同時形成n_區(qū)域101、n阱區(qū)201、ρ阱區(qū)
102、ρ—開口部區(qū)域131，使其具有規(guī)定的擴散深度。
[0058]接著，在ρ阱區(qū)102與η_區(qū)域101之間以lE16/cm3到lE19/cm3的表面濃度離子注入硼雜質(zhì)，以起到高耐壓M0SFET71、72的溝道區(qū)域或耐壓區(qū)域的基極區(qū)域的作用。在所述溝道區(qū)域形成有源極n+區(qū)域114、以及標注有與P+接地區(qū)域113相同符號的集電極P+區(qū)域。
[0059]此外，在所述基極區(qū)域形成有第一拾取區(qū)域113a、p+接地區(qū)域113。然后通過擴散，形成Xj為3.0 μ m到6 μ m左右的ρ基極區(qū)域105 (所述溝道區(qū)域和所述耐壓區(qū)域的基極區(qū)域兩者)。這里，耐壓區(qū)域是指P+接地區(qū)域113與漏極區(qū)域103之間，或者P+接地區(qū)域113與U-VCC拾取η+區(qū)域122之間的η_區(qū)域101。所述ρ+接地區(qū)域113是作為第一拾取區(qū)域的基極拾取P+區(qū)域，均使用與P+接地區(qū)域113相同的標號進行說明。此外，U-VCC拾取η+區(qū)域122是第二拾取區(qū)域，并使用相同的標號進行說明。
[0060]此外，以lE16/cm3到lE19/cm3的表面濃度向n_區(qū)域101上離子注入磷雜質(zhì)。然后，通過擴散來形成Xj為1.0 μ m到3 μ m左右的η緩沖區(qū)域104。該η緩沖區(qū)域104成為負載電阻104a、104b。
[0061]接著，分別向形成 在ρ基極區(qū)域105的表面的基極拾取P+區(qū)域113和高耐壓M0SFET7U72的源極n+區(qū)域114，以及形成在η緩沖區(qū)域104上的高耐壓M0SFET71、72的漏極η+區(qū)域103 (也稱為η+漏極區(qū)域)進行離子注入，使其表面濃度達到lE20/cm3以上。然后，通過擴散進行退火處理，從而使得Xj變?yōu)?.5 μ m左右。在該基極拾取ρ+區(qū)域113上配置第一拾取電極113a。該第一拾取電極113a與Gnd端子相連接。
[0062]此外，在與漏極n+區(qū)域103相同的工序中通過離子注入、退火處理來形成U-VCC拾取n+區(qū)域122。在該U-VCC拾取n+區(qū)域122上配置第二拾取電極122a，該第二拾取電極122a與U-VCC端子相連接。
[0063]耐壓區(qū)域設(shè)為被該基極拾取ρ+區(qū)域113和U-VCC拾取η.區(qū)域122夾住的ι區(qū)域101。在耐壓區(qū)域的制造過程中，設(shè)有例如由多晶硅形成的高耐壓M0SFET71、72的柵極電極115，該柵極電極115經(jīng)由柵極氧化膜形成在ρ基極區(qū)域105上。
[0064]此外，利用鋁類材料形成與漏極η+區(qū)域103相連接的高耐壓M0SFET71、72的漏極電極布線120、與源極η+區(qū)域114(也稱為η+源極區(qū)域)相連接的高耐壓M0SFET71、72的源極電極(源極電極布線)121。接著，作為層間絕緣膜，形成由場氧化膜形成的L0C0S151、由TE0S、BPSG等形成的層間絕緣膜(硅氧化膜)152、通過等離子體CVD由硅氧化膜和硅氮化膜形成的鈍化膜153。
[0065]此外，在配置在]^開口部區(qū)域131上及負載電阻104a、104b (η緩沖區(qū)域104)上的層間絕緣膜152a上，利用鋁類材料形成與OUT端子相連接的屏蔽層300。OUT端子是配置在高邊邏輯電路形成區(qū)域的端子，是連接至高邊邏輯電路的驅(qū)動電源(后述圖3的15V電源)的負極側(cè)的端子。此外，該OUT端子是與成為構(gòu)成逆變器電路的IGBT17U8的中間電位的端子相連接的端子。
[0066]在所述屏蔽層300上再次形成層間絕緣膜152，并形成源極電極121、漏極電極布線120、第一拾取電極113a、第二拾取電極122a，覆蓋鈍化膜153。由此，在本實施例中，屏蔽層300與所述各電極和電極布線構(gòu)成2層布線。此外，連接導(dǎo)體a與各電極121、120、113a、122a和各區(qū)域113、103、122相連接。該連接導(dǎo)體a與屏蔽層300同時形成。此外，第一拾取電極113a與源極電極121相連接。
[0067]此外，源極電極121連接至Gnd端子、漏極電極布線120連接至漏極端子、第一拾取電極113a連接至Gnd端子、第二拾取電極122a連接至U-VCC端子、屏蔽層300連接至OUT端子。施加在該OUT端子上的電位在圖7所示的功率器件(IGBT等)的主電路電源電壓Vdc與Gnd之間變動，該功率器件由該高耐壓半導(dǎo)體裝置(功率IC)自接地電位開始驅(qū)動。
[0068]在圖1的結(jié)構(gòu)中，通過在成為耐壓區(qū)域的n_區(qū)域101內(nèi)設(shè)置η緩沖區(qū)域104，來實現(xiàn)設(shè)置在高耐壓M0SFET71、72的漏極端子與U-VCC端子之間的用于電平移位電路的負載電阻(也稱為電平移位電阻)。該η緩沖區(qū)域104即成為電平移位電路的負載電阻104a、104b。根據(jù)置位輸入信號或復(fù)位輸入信號，使成為該負載電阻104a、104b的η緩沖區(qū)域104中流過高耐壓M0SFET71、72的漏極電流。因該漏極電流而產(chǎn)生電壓降，向下一級CMOS邏輯電路的柵極(圖1的高邊邏輯電路部16a中未圖示的柵極)傳輸信號，從而電平移位電路進行工作。
[0069]在圖1中，為了方便(圖示比例尺的關(guān)系等)，將置位側(cè)和復(fù)位側(cè)的高耐壓M0SFET7U72之間的距離描繪得較短。在實際的布線中，將高耐壓M0SFET71和72的漏極η+區(qū)域103的間隔隔開幾百μ m以上的距離進行布線，從而使得置位側(cè)與復(fù)位側(cè)的高耐壓M0SFET71、72的漏極彼此不會以低電阻相連接。由此，使得兩者間的輸入信號的誤信號不會被傳輸。
[0070]使用圖3說明本結(jié)構(gòu)對耐壓特性的影響。圖3是說明圖1的P—開口部對耐壓特性的影響的圖。當(dāng)漏極電極布線上施加有高電壓(例如1200V)時，所有的高耐壓M0SFET71和72的源極側(cè)的金屬場板(源極電極布線121的向η—區(qū)域101上突出的部分)與漏極側(cè)的金屬場板(漏極電極布線120的向η—區(qū)域上突出的部分)所夾住的耐壓區(qū)域即η—型區(qū)域101以及ρ_開口部區(qū)域131完全耗盡，因此對耐壓特性沒有影響。尤其是，對于ρ_開口部區(qū)域131，由于耗盡層從配置在ρ_開口部區(qū)域131的兩個側(cè)面的η_區(qū)域101和ρ_開口部區(qū)域131的接合面開始延伸，從而以高于半導(dǎo)體基板100的電位形成均勻的電位梯度。
[0071]當(dāng)漏極端子及U-VCC端子上施加有高電壓(例如1200V)時，為了使該P—開口部區(qū)域131不發(fā)生擊穿，需要防止在ρ_開口部區(qū)域131周邊形成高濃度的η+區(qū)域。例如，將P—開口部區(qū)域131與η緩沖區(qū)域(擴散層)104隔開幾十μ m以上的間隔，從而使得P—開口部區(qū)域131附近沒有高電場。此外，若p_開口部區(qū)域131的開口幅度過大，則p_開口下部不會完全耗盡，從而有可能導(dǎo)致耐壓在該P—開口部區(qū)域131的下部受到限制，因此優(yōu)選P_開口部區(qū)域131的寬度在IOym到20 μ m左右。
[0072]這里，在本發(fā)明中，當(dāng)高耐壓M0SFET71、72的開關(guān)狀態(tài)、尤其是高耐壓M0SFET71處于截止?fàn)顟B(tài)、高耐壓M0SFET72處于導(dǎo)通狀態(tài)時，為了抑制高耐壓M0SFET71的漏極區(qū)域側(cè)的P—開口部區(qū)域131表面發(fā)生N型反轉(zhuǎn)或發(fā)生表面擊穿，經(jīng)由絕緣膜在P—開口部區(qū)域131上配置與圖7所示的OUT電位相連接的屏蔽層300。
[0073]如圖3所示，屏蔽層300與OUT端子相連接，其電位被固定為OUT電位。因此，SP使在緊接著從高耐壓M0SFET71處于截止?fàn)顟B(tài)、高耐壓M0SFET72處于導(dǎo)通狀態(tài)的情況轉(zhuǎn)移到高耐壓M0SFET71處于導(dǎo)通狀態(tài)之后(圖11的期間A)，與p_開口部區(qū)域131相鄰的η區(qū)域的電位上升到Vccl (此處為15V左右)，ρ_開口部區(qū)域131上的屏蔽層300的電位也變?yōu)榻拥仉娢?。由此，Ρ_開口部區(qū)域131的表面不會發(fā)生反轉(zhuǎn)。
[0074]在實施例1中，以利用鋁類金屬材料形成屏蔽層300為例進行了說明，但并不限于此，也可以使用多晶硅或其他導(dǎo)電型材料層來形成。此外，在本發(fā)明中，為了緩和上述Ρ_開口部區(qū)域131附近的電場，從ρ_開口部區(qū)域131的上部開始覆蓋上述屏蔽層300。該屏蔽層300覆蓋處于U-VCC電位(圖7的Vccl電位)的U-VCC電位拾取區(qū)域122、高耐壓M0SFET71、72的漏極η+區(qū)域，并且，使該屏蔽層300重疊并突出至負載電阻104a、104b區(qū)域上。[0075]由此，能夠使得當(dāng)高耐壓M0SFET71、72的漏極、Vccl電位上升至高電壓時，P—開口部區(qū)域131附近不會發(fā)生雪崩擊穿。其結(jié)果是，在P—開口部區(qū)域131附近沒有局部電場強度較高的區(qū)域，從而能夠?qū)崿F(xiàn)穩(wěn)定的耐壓特性以及穩(wěn)定的電平移位動作。
[0076]在上文中，對雖然構(gòu)成電平移位電路，但在高耐壓M0SFET71、72以及漏極n+區(qū)域103與高邊邏輯電路區(qū)域之間設(shè)有？_開口部區(qū)域131、并將耐壓區(qū)域(n_區(qū)域101)的一部分作為電平移位電阻來使用的情況進行了說明。并且，即使采用P-狹縫區(qū)域包圍漏極、從而使得到接地電位區(qū)域為止完全被隔斷的“分區(qū)RESURF”結(jié)構(gòu)(專利文獻I記載的結(jié)構(gòu))，通過在漏極電極布線120下方隔著絕緣膜152配置固定為OUT電位(連接至OUT端子)的屏蔽層300，也具有抑制P—狹縫區(qū)域表面的N型反轉(zhuǎn)的效果。此外，在圖2中，屏蔽層300配置在第二拾取電極122a下方，但這是由于該圖是Α-Α’的剖視圖，從圖1的俯視圖可知，屏蔽層300也配置在虛線所示的漏極電極布線120的下方。
[0077]此外，在圖1中，為了方便圖示，僅在置位信號側(cè)的高耐壓M0SFET71的漏極區(qū)域側(cè)的K開口部區(qū)域131上描繪了屏蔽層300，但實際上，在復(fù)位信號側(cè)的高耐壓M0SFET72的漏極區(qū)域側(cè)的P_開口部區(qū)域131上也配置有屏蔽層300。
[0078]此外，屏蔽層300也覆蓋在η緩沖區(qū)域104上，但也有不覆蓋的情況。與屏蔽層300不覆蓋η緩沖區(qū)域104的情況相比，在屏蔽層300覆蓋η緩沖區(qū)域104的情況下，能夠防止負載電阻104a、104b受到配置在該負載電阻104a、104b上方的未圖示的布線的影響而發(fā)生電位變動，從而提高了可靠性。
[0079]在上述說明中，對利用雜質(zhì)的擴散來形成n_區(qū)域101的情況進行了說明，但并不限于此。例如，也可以在p_硅基板100上通過外延生長來形成n_區(qū)域101，以取代利用雜質(zhì)擴散形成ι1區(qū)域101的方法。在這種情況下，11區(qū)域101的雜質(zhì)濃度在lE14/cm3到1E16/cm3的范圍內(nèi)即可。
[0080]在以下實施例中，即使同樣地將由擴散區(qū)域形成的n_區(qū)域101置換為利用外延生長形成的區(qū)域或形成在SOI基板上的n-SOI層，也能獲得相同的效果。此外，通過如圖1所示那樣將屏蔽層300配置在漏極電極布線120的下方，從而能利用屏蔽層300使該漏極電極布線下的η—區(qū)域101表面的電位穩(wěn)定，從而實現(xiàn)耐壓和可靠性的提高。
[0081]〈實施例2>
圖4是本發(fā)明實施例2的高耐壓半導(dǎo)體裝置主要部分的俯視圖。圖4中示出在同一半導(dǎo)體基板上形成有包含高耐壓N溝道MOSFET的電平移位電路部和具備浮動電位區(qū)域的驅(qū)動電路的高耐壓IC主要部分的俯視圖。
[0082]實施例2的高耐壓半導(dǎo)體裝置與圖1所示的實施例1的高耐壓半導(dǎo)體裝置的不同點在于，與高耐壓M0SFET71、72的漏極n+區(qū)域歐姆接觸的漏極電極布線120不與p_開口部區(qū)域131的上部交叉(不跨過)。
[0083]在圖4中，漏極電極布線120的電位因高耐壓M0SFET71、72的開關(guān)狀態(tài)而經(jīng)常發(fā)生變動。由此，若在漏極電極布線120的正下方存在有？_開口部區(qū)域131，則p—開口部區(qū)域131的表面濃度變薄，即使在配置有屏蔽層300的情況下也有可能發(fā)生N型反轉(zhuǎn)。因此，在本發(fā)明中，漏極電極布線120不與p_開口部區(qū)域131的上部交叉(不跨過)，漏極電極布線120經(jīng)由絕緣膜通過位于形成在耐壓區(qū)域(n_區(qū)域101)的U-VCC電位拾取區(qū)域122與P.開口部區(qū)域131之間的區(qū)域上。
[0084]由此，ρ-開口部區(qū)域131表面不會發(fā)生N型反轉(zhuǎn)，實現(xiàn)了電平移位電阻的穩(wěn)定，從而實現(xiàn)無論在何種開關(guān)狀態(tài)下都不會發(fā)生傳輸問題的電平移位電路。此外，通過使漏極電極布線120不跨過所述K開口部區(qū)域131的上部，而是經(jīng)由L0C0S151引出至所述耐壓區(qū)域的上部，從而能夠提高耐壓特性的可靠性。
[0085]<實施例3>
圖5是本發(fā)明實施例3的高耐壓半導(dǎo)體裝置的說明圖。圖5(a)中示出本發(fā)明實施例3的高耐壓半導(dǎo)體裝置主要部分的俯視圖。圖5(b)中示出沿圖5(a)的Β-Β’線切斷而得到的主要部分的剖視圖。
[0086]實施例3的高耐壓半導(dǎo)體裝置與圖1所示的實施例1的高耐壓半導(dǎo)體裝置相比，其不同點在于，在屏蔽層300上沒有配置漏極電極布線120，且在負載電阻104a、104b上沒有配置屏蔽層300。在實施例3的高耐壓半導(dǎo)體裝置中，通過按上述方式配置漏極電極布線120，能夠在層間絕緣膜152a上以一層布線的方式配置屏蔽層300和漏極電極布線120。由此，根據(jù)實施例3的高耐壓半導(dǎo)體裝置，能夠降低制造成本。此外，能夠與圖1的情況相同地來抑制p_開口部區(qū)域131處的漏電流的增加。
[0087]<實施例4>
圖6是本發(fā)明實施例4的高耐壓半導(dǎo)體裝置主要部分的俯視圖。實施例4的高耐壓半導(dǎo)體裝置與圖4所示的實施例2的高耐壓半導(dǎo)體裝置相比，其不同點在于沒有配置屏蔽層300。在實施例4的高耐壓半導(dǎo)體裝置中，由于漏極電極布線120沒有跨過p_開口部區(qū)域131，因此能夠提高耐壓特性的可靠性。此外，實施例4的高耐壓半導(dǎo)體裝置與圖4所示的實施例2的高耐壓半導(dǎo)體裝置相比，由于沒有配置屏蔽層300，因此能夠降低制造成本。
[0088]此外，在上述實施例1?4中，使用硅基板作為半導(dǎo)體基板來進行說明，但使用SiC、GaN等除硅以外的半導(dǎo)體基板也能夠獲得相同的效果。此外，在上述實施例中，對在半導(dǎo)體基板內(nèi)形成電平移位電阻的情況進行了說明，但并不限于此，例如，也可以將高邊邏輯電路區(qū)域中經(jīng)由絕緣膜形成在半導(dǎo)體基板上的多晶硅電阻作為電平移位電阻。
工業(yè)上的實用性
[0089]如上所述，本發(fā)明所涉及的高耐壓半導(dǎo)體裝置尤其適用于具有電平移位電路的高耐壓半導(dǎo)體裝置，該電平移位電路能夠在不進行電位絕緣的情況下從位于接地電位的電路向構(gòu)成例如PWM逆變器或開關(guān)電源等功率逆變用橋式電路的上側(cè)橋臂的功率器件的柵極傳輸導(dǎo)通/截止信號。
標號說明
[0090]16高邊驅(qū)動部 16a高邊邏輯電路部 71、72 高耐壓 MOSFET IOOp-娃基板 IOlrT區(qū)域 102p阱區(qū) 103漏極n+區(qū)域 104η緩沖區(qū)域 104a、104b負載電阻 105p基極區(qū)域(溝道區(qū)域)
113p+接地區(qū)域(第一拾取區(qū)域)
114源極η.區(qū)域
115柵極電極(置位、復(fù)位信號側(cè)的柵極) 120漏極電極布線 121源極電極布線
122U-VCC電位拾取區(qū)域(第二拾取區(qū)域)
122a第二拾取電極
131p_開口部區(qū)域
201η阱區(qū)
300屏蔽層
【權(quán)利要求】
1.一種高耐壓半導(dǎo)體裝置，包括: 第二導(dǎo)電型阱區(qū)，該第二導(dǎo)電型阱區(qū)形成在第一導(dǎo)電型半導(dǎo)體基板上，具備邏輯電路形成區(qū)域、以及包圍該邏輯電路形成區(qū)域的耐壓區(qū)域； 第一導(dǎo)電型阱區(qū)，該第一導(dǎo)電型阱區(qū)形成在所述半導(dǎo)體基板上，并包圍所述耐壓區(qū)域； 晶體管，該晶體管包括:第二導(dǎo)電型漏極區(qū)域，所述第二導(dǎo)電型漏極區(qū)域選擇性地形成在位于所述耐壓區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)的表面層中、且雜質(zhì)濃度高于該耐壓區(qū)域；以及第二導(dǎo)電型源極區(qū)域，所述第二導(dǎo)電型源極區(qū)域選擇性地形成在所述第二導(dǎo)電型阱區(qū)的表面層中，所述漏極區(qū)域與所述源極區(qū)域之間的所述耐壓區(qū)域為漂移區(qū)域，所述第一導(dǎo)電型阱區(qū)為基極區(qū)域， 開口部區(qū)域，該開口部區(qū)域局部形成在位于所述漏極區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)，且所述第二導(dǎo)電型阱區(qū)不存在于該開口部區(qū)域在深度方向上的整個區(qū)域；以及 導(dǎo)電路徑，該導(dǎo)電路徑電連接所述漏極區(qū)域與所述邏輯電路形成區(qū)域的邏輯電路，該高耐壓半導(dǎo)體裝置的特征在于， 具有屏蔽層，該屏蔽層形成在所述開口部區(qū)域的表面上所形成的第一絕緣層上，且連接至與所述邏輯電路形成區(qū)域的邏輯電路相連接的電源的負極側(cè)。
2.一種高耐壓半導(dǎo)體裝置，該高耐壓半導(dǎo)體裝置包括: 第二導(dǎo)電型阱區(qū)，該第二導(dǎo)電型阱區(qū)形成在第一導(dǎo)電型半導(dǎo)體基板上，具備邏輯電路形成區(qū)域、以及包圍該邏輯電路形成區(qū)域的耐壓區(qū)域；` 第一導(dǎo)電型阱區(qū)，該第一導(dǎo)電型阱區(qū)形成在所述半導(dǎo)體基板上，并包圍所述耐壓區(qū)域； 晶體管，該晶體管包括:第二導(dǎo)電型漏極區(qū)域，所述第二導(dǎo)電型漏極區(qū)域選擇性地形成在位于所述耐壓區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)的表面層中、且雜質(zhì)濃度高于該耐壓區(qū)域；以及第二導(dǎo)電型源極區(qū)域，所述第二導(dǎo)電型源極區(qū)域選擇性地形成在所述第二導(dǎo)電型阱區(qū)的表面層中，所述漏極區(qū)域與所述源極區(qū)域之間的所述耐壓區(qū)域為漂移區(qū)域，所述第一導(dǎo)電型阱區(qū)為基極區(qū)域， 開口部區(qū)域，該開口部區(qū)域局部形成在位于所述漏極區(qū)域與所述邏輯電路形成區(qū)域之間的所述第二導(dǎo)電型阱區(qū)，使得所述第二導(dǎo)電型阱區(qū)不存在于該開口部區(qū)域在深度方向上的整個區(qū)域；以及 導(dǎo)電路徑，該導(dǎo)電路徑電連接所述漏極區(qū)域與所述邏輯電路形成區(qū)域的邏輯電路，該高耐壓半導(dǎo)體裝置的特征在于， 所述導(dǎo)電路徑不跨越所述開口部區(qū)域。
3.如權(quán)利要求1所述的高耐壓半導(dǎo)體裝置，其特征在于， 所述導(dǎo)電路徑經(jīng)由第二絕緣層形成在所述屏蔽層上，且跨接在所述開口部區(qū)域上。
4.如權(quán)利要求3所述的高耐壓半導(dǎo)體裝置，其特征在于， 所述導(dǎo)電路徑和所述屏蔽層是形成在同一絕緣層上的導(dǎo)電層。
5.如權(quán)利要求1至4的任一項所述的高耐壓半導(dǎo)體裝置，其特征在于， 包括第二導(dǎo)電型拾取區(qū)域，該第二導(dǎo)電型拾取區(qū)域在位于所述耐壓區(qū)域與所述開口部區(qū)域之間的所述第二導(dǎo)電型阱區(qū)的表面層中、與所述邏輯電路形成區(qū)域的電源的高電位側(cè)相連接，所述邏輯電路形成區(qū)域形成為與所述漏極區(qū)域相分離， 所述屏蔽層經(jīng)由所述第一絕緣層形成在位于所述漏極區(qū)域與所述第二導(dǎo)電型拾取區(qū)域之間的表面上。
6.如權(quán)利要求5所述的高耐壓半導(dǎo)體裝置，其特征在于， 包括第二導(dǎo)電型緩沖區(qū)域，該第二導(dǎo)電型緩沖區(qū)域形成在所述漏極區(qū)域與所述第二導(dǎo)電型拾取區(qū)域之間，并與這兩個區(qū)域相接，具有高于所述第二導(dǎo)電型阱區(qū)、且低于所述漏極區(qū)域以及所述第二導(dǎo)電型拾取區(qū)域的雜質(zhì)濃度。
7.如權(quán)利要求1所述的高耐壓半導(dǎo)體裝置，其特征在于， 所述開口部區(qū)域的兩端分別到達所述第一導(dǎo)電型阱區(qū)，使得形成有所述漏極區(qū)域的所述第二導(dǎo)電型阱區(qū)與所述`邏輯電路形成區(qū)域相分離。
【文檔編號】H01L29/78GK103875069SQ201280049864
【公開日】2014年6月18日 申請日期:2012年11月13日 優(yōu)先權(quán)日:2011年11月14日
【發(fā)明者】山路將晴, 澄田仁志 申請人:富士電機株式會社