半導體裝置制造方法
【專利摘要】半導體裝置(100)具有：在布線基板(103)上的第2半導體芯片(102)的上表面，形成于第1半導體芯片(101)的搭載區(qū)域外周的環(huán)狀的圍堰部(109)；以及在第1半導體芯片與第2半導體芯片對置的區(qū)域，配置成從圍堰部向第1半導體芯片或第2半導體芯片的中央部延伸的布線(110)。在第1或第2半導體芯片的中央部，布線(110)與位于第1或第2半導體芯片的電路形成面的連接端子電連接，圍堰部(109)及布線(110)是電源布線或接地布線。
【專利說明】半導體裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體裝置，尤其涉及具有CoC(Chip on Chip)構(gòu)造的半導體裝置?！颈尘凹夹g(shù)】
[0002]伴隨于近年來的半導體制造技術(shù)的微細化,構(gòu)成LSI (Large Scale Integration)的晶體管數(shù)也在不斷增加。再有，隨著LSI的構(gòu)成要素、尤其是系統(tǒng)變得復雜、大規(guī)模，也擔心系統(tǒng)LSI所需的存儲器容量增加，尋求搭載了大規(guī)模存儲器的系統(tǒng)LSI的高效的安裝方法。
[0003]另一方面，作為LSI與封裝件的連接方式，正廣泛普及引線接合方式及倒裝片方式。在采用該安裝方式的情況下，在搭載存儲器裝置時需要在系統(tǒng)LSI的芯片內(nèi)、或芯片搭載基板上、或安裝基板上搭載存儲器裝置，產(chǎn)生搭載容量的制約、基板搭載面積的擴大、及搭載成本的增大等。作為與之對應(yīng)的解決方案，采用的是CoC構(gòu)造。
[0004]如圖10所示，在普通的采用CoC方式的半導體裝置900中，上側(cè)的半導體芯片901與下側(cè)的半導體芯片902在各自的電路形成面具備多個焊盤(未圖示)，使彼此的電路形成面對置來進行配置，經(jīng)由配置于多個焊盤上的多個凸起904而被電連接。在上側(cè)的半導體芯片901與下側(cè)的半導體芯片902之間的區(qū)域內(nèi)填充有底層填料樹脂(underfillingresin)905。下側(cè)的半導體芯片902，在搭載該半導體芯片902的區(qū)域的外側(cè)具有引線接合用的焊盤(未圖示)，并借助引線906而與基板903電連接。各半導體芯片901、902及引線906整體都被填充樹脂907覆蓋。
[0005]通過采用這種CoC方式，從而可將多個半導體芯片901、902搭載到基板903上，因此與通常的引線接合方式及倒裝片方式相比，可有效地以小面積接合芯片彼此之間。
[0006]可是，在采用圖10所示的CoC方式的情況下，由于向上側(cè)的半導體芯片901的電源供給要經(jīng)由下側(cè)的半導體芯片902，故存在產(chǎn)生上側(cè)的半導體芯片901的電源電壓不足引起的電壓降(IR drop)這樣的問題。再有，由于上側(cè)的半導體芯片901覆蓋下側(cè)的半導體芯片902，故不能從下側(cè)的半導體芯片902的中央部的正上方供給電源，對于向下側(cè)的半導體芯片902的中央部的電源供給而言也會產(chǎn)生電壓降。即，由于該影響會導致LSI的晶體管的動作速度變得不均衡，因此如果不考慮該影響，則LSI的動作定時受到影響，對于LSI的功能動作的不良、及成品率等來說會產(chǎn)生大的問題。
[0007]針對該問題，記載了以下手法:在專利文獻I所記載的半導體裝置中，采取CoC方式，且通過將層疊于布線基板上的多個半導體芯片的搭載位置錯開，從而從基板向上側(cè)搭載芯片直接供給電源。
[0008]記載有以下手法:在專利文獻2所記載的半導體裝置中，作為用于解決倒裝片安裝之際的底層填料流動擴展這樣的課題的圍堰(dam)，在基板的主面上形成導電性圖案，采用所形成的導電性圖案來生成電源電容，由此使芯片的電源穩(wěn)定。
[0009]再有，記載著以下方法:在專利文獻3所記載的半導體裝置中，采取CoC方式，在半導體存儲器芯片上層疊比半導體存儲器芯片小的半導體邏輯電路芯片，以實現(xiàn)半導體裝置的小型化。
[0010]在先技術(shù)文獻
[0011]專利文獻
[0012]專利文獻I JP特開2008-159607號公報
[0013]專利文獻2 JP特開2011-119609號公報
[0014]專利文獻3 JP特開2010-141080號公報

【發(fā)明內(nèi)容】

[0015]-發(fā)明所要解決的技術(shù)問題-
[0016]專利文獻I所記載的半導體裝置，以將搭載于上側(cè)的芯片和搭載于下側(cè)的芯片的層疊位置錯開為前提，只能從芯片表面與基板對置的單側(cè)進行來自基板的直接的電源供給。因此，不能進行芯片面內(nèi)的穩(wěn)定的電源供給。再有，通過將芯片錯開而使安裝的樹脂基板的面積增大，因此基板尺寸的擴大會使成本增大。
[0017]專利文獻2所記載的半導體裝置，是針對倒裝片利用圍堰部的導電圖案來生成電源電容的方法，雖然可期待利用電源電容分量來實現(xiàn)對芯片穩(wěn)定供給電源、及抑制噪聲的效果，但對于芯片中央部的電源的電壓降的效果是有限定的。
[0018]再有，專利文獻3所記載的半導體裝置，其前提為搭載于上側(cè)的芯片要比搭載于下側(cè)的芯片小，在下側(cè)的芯片為小型的情況下是無法采用CoC方式的。
[0019]本發(fā)明解決上述問題，在以CoC方式連接多個半導體芯片的半導體裝置中，既能抑制成本，又能與上側(cè)的芯片及下側(cè)芯片的大小關(guān)系無關(guān)地實現(xiàn)CoC安裝時的電源向上下芯片的中央部的穩(wěn)定供給。
[0020]-用于解決技術(shù)問題的方案-
[0021]本發(fā)明涉及的半導體裝置的一形態(tài)，具備:電路形成面被朝下配置的第I半導體芯片；按照使電路形成面彼此對置的方式搭載第I半導體芯片的第2半導體芯片；搭載第2半導體芯片的基臺；在第2半導體芯片的上表面被形成為與第I半導體芯片的搭載區(qū)域的外周或周緣部的一部分重合的環(huán)狀的第I布線；以及在第I半導體芯片與第2半導體芯片對置的區(qū)域內(nèi)配置為從第I布線向第I半導體芯片或第2半導體芯片的中央部延伸的第2布線，在第I半導體芯片或第2半導體芯片的中央部，第2布線和位于第I半導體芯片或第2半導體芯片的電路形成面的連接端子電連接，第I布線及第2布線為電源布線或接地布線。
[0022]本發(fā)明涉及的半導體裝置的其他形態(tài)，具備:電路形成面被朝下配置的第I半導體芯片；具有從側(cè)面向外方形成的擴展部，且按照使電路形成面彼此對置的方式搭載第I半導體芯片的第2半導體芯片；搭載第2半導體芯片的基臺；在第2半導體芯片的上表面或擴展部的上表面形成為與第I半導體芯片的搭載區(qū)域的外周或周緣部的一部分重合的環(huán)狀的第I布線；以及在第I半導體芯片與第2半導體芯片對置的區(qū)域內(nèi)，配置為第I布線向第I半導體芯片或第2半導體芯片的中央部延伸的第2布線，在第I半導體芯片或第2半導體芯片的中央部，第2布線和位于第I半導體芯片或第2半導體芯片的電路形成面的連接端子電連接，第I布線及第2布線為電源布線或接地布線。
[0023]本發(fā)明涉及的半導體裝置的其他形態(tài)具備:電路形成面被朝下配置的第I半導體芯片；具有從側(cè)面向外方形成的擴展部，且按照使電路形成面彼此對置的方式搭載第I半導體芯片的第2半導體芯片；搭載第2半導體芯片的基臺；在第2半導體芯片的上表面或擴展部的上表面形成為與第I半導體芯片的搭載區(qū)域的外周或周緣部的一部分重合的環(huán)狀的布線；以及在第I半導體芯片與第2半導體芯片對置的區(qū)域內(nèi)，遍及第2半導體芯片的上表面及擴展部的上表面而形成，并與環(huán)狀的布線電連接的再布線部，在第I半導體芯片或第2半導體芯片的中央部，再布線部和位于第I半導體芯片或第2半導體芯片的電路形成面的連接端子電連接，環(huán)狀的布線及再布線部為電源布線或接地布線。
[0024]-發(fā)明效果-
[0025]根據(jù)本發(fā)明涉及的半導體裝置，在以CoC形態(tài)連接多個半導體芯片的半導體裝置中，既能抑制成本，又能與上側(cè)的芯片及下側(cè)芯片的大小關(guān)系無關(guān)地實現(xiàn)CoC安裝時電源向上下芯片的中央部的穩(wěn)定供給。
【專利附圖】

【附圖說明】
[0026]圖1(a)及圖1(b)示意地表示一實施方式涉及的半導體裝置。圖1(a)是圖1(b)的Ia-1a線的剖視圖、圖1(b)是俯視圖。
[0027]圖2是表示一實施方式的第I變形例涉及的半導體裝置的示意性剖視圖。
[0028]圖3是表示一實施方式的第2變形例涉及的半導體裝置的示意性剖視圖。
[0029]圖4是表示一實施方式的第3變形例涉及的半導體裝置的示意性剖視圖。
[0030]圖5是表示一實施方式的第4變形例涉及的半導體裝置的示意性剖視圖。
[0031]圖6是表示一實施方式的第5變形例涉及的半導體裝置的示意性剖視圖。
[0032]圖7(a)及圖7(b)示意地表示一實施方式的第6變形例涉及的半導體裝置，圖7(a)是圖7(b)的VIIa-VIIa線的剖視圖、圖7(b)是俯視圖。
[0033]圖8是表示一實施方式及其變形例涉及的半導體裝置的其他構(gòu)成的示意性剖視圖。
[0034]圖9是表示一實施方式及其變形例涉及的半導體裝置的其他構(gòu)成的示意性俯視圖。
[0035]圖10是表示現(xiàn)有的采用普通CoC方式的半導體裝置的示意性剖視圖。
【具體實施方式】
[0036]采用附圖對本實施方式的半導體裝置進行說明。對全部附圖中共同的構(gòu)成要素賦以相同的符號并適當省略說明。
[0037](一實施方式)
[0038]圖1 (a)及圖1 (b)表示本實施方式涉及的半導體裝置的示意性剖面構(gòu)成與平面構(gòu)成。
[0039]如圖1(a)所示，半導體裝置100具有:成為層疊構(gòu)造的上側(cè)的第I半導體芯片101 ;成為層疊構(gòu)造的下側(cè)的第2半導體芯片102;以及搭載各半導體芯片101、102的布線基板103。在布線基板103中的與芯片搭載面相反側(cè)的面上，設(shè)置有與第I半導體芯片101或第2半導體芯片102電連接的多個凸起130。
[0040]在第I半導體芯片101及第2半導體芯片102的各電路形成面上配置多個連接端子(未圖示)，第I半導體芯片101與第2半導體芯片102經(jīng)由分別配置于連接端子上的多個凸起104而相互電連接。
[0041]在第2半導體芯片102之上，在第I半導體芯片101的搭載區(qū)域的外側(cè)形成有圍堰部109。再有，在第I半導體芯片101與第2半導體芯片102之間，在圍堰部109的區(qū)域內(nèi)填充有底層填料樹脂105。引線106對第2半導體芯片102與基板103進行電連接。填充樹脂(mold resin) 107將第I半導體芯片101、第2半導體芯片102及引線106進行密封。
[0042]如圖1(b)所示，在第2半導體芯片102的電路形成面上，圍堰部109形成為包圍第I半導體芯片101的搭載區(qū)域的環(huán)狀的電源(或接地)布線，從圍堰部109向各半導體芯片101、102的中央部延長的布線110，和形成于第2半導體芯片102的凸起104連接，并作為電源(或接地)布線起作用。
[0043]布線110能夠利用與制作第2半導體芯片102上的凸起104的工序相同的工序來制作。例如在抗蝕劑膜上，將第2半導體芯片102上的圍堰部109、布線110及凸起104的各形成區(qū)域進行開口，實施銅(Cu)與錫(Sn)的電解電鍍，除去抗蝕劑膜而形成。圍堰部109及布線110構(gòu)成材料如果是金屬材料或?qū)щ娦圆牧?，則無關(guān)乎其材質(zhì)。例如，若采用Cu、焊錫、鎳(Ni)、金(Au)或鋁(Al)或這些金屬的合金等類的低電阻的金屬，則更有效。
[0044]在并用電源布線與接地布線的情況下，將圍堰部109作成雙層環(huán)狀的布線，并且將內(nèi)側(cè)布線的一部分切斷，將外側(cè)布線沿著與該切斷部垂直的方向向芯片中心部引入，由此可制作分別具有2個電位的電源布線。
[0045]根據(jù)上述的構(gòu)成，利用向各半導體芯片101、102的中央部延長的布線110，能夠?qū)崿F(xiàn)向各半導體芯片101、102的中央部的穩(wěn)定的電源供給。結(jié)果，能夠抑制CoC接合時的芯片中央部的電源的電壓降。由此，因為能夠防止晶體管的動作速度的偏差等引起的定時性能的劣化及功能的誤動作，所以可提高作為半導體裝置的性能及可靠性。
[0046]更詳細的是，圍堰部109及布線110的各層的高度約10 μ m，成為各半導體芯片101、102內(nèi)部的擴散布線層的高度約I μπι的情況下的10倍。再有，成為形成于各半導體芯片101、102上的再布線層的高度約3 μ m時的約3倍左右。因此，高度分量的布線電阻可分別減低至十分之一、三分之一左右。還有，對于圍堰部109及布線110的布線寬度而言，在與擴散布線層及再布線層的比較中，也成為與關(guān)于前述高度的比率相同的程度。即，能夠獲得確保各半導體芯片101、102內(nèi)部的布線層的10倍以上、形成于各半導體芯片101、102上的再布線的3倍以上的布線層的厚度和抑制電壓的效果。
[0047]根據(jù)上述的構(gòu)成，對于由各半導體芯片101、102內(nèi)部的布線構(gòu)成的網(wǎng)狀電源或縱貫形電源來說，也能夠經(jīng)由布線Iio從構(gòu)成圍堰部109的環(huán)狀的電源布線供給穩(wěn)定的電源。再有，由于來自引線106等的電感器(L)分量的影響經(jīng)由圍堰部109這樣粗的環(huán)狀的電源布線而向各半導體芯片101、102傳遞，故能難以造成影響。
[0048](一實施方式的第I變形例)
[0049]圖2表示本變形例涉及的半導體裝置200的剖面構(gòu)成。如圖2所示，半導體裝置200在上側(cè)的第I半導體芯片101的電路形成面上還具有向各半導體芯片101、102的中央部延長的布線120。布線120和形成于第I半導體芯片101的凸起104連接，并作為電源(或接地)布線起作用，在上述方面和一實施方式不同。[0050]這樣，因為在第I半導體芯片101的電路形成面上設(shè)置布線120、并在第2半導體芯片102的電路形成面上設(shè)置布線110，所以能夠向各半導體芯片101、102更均等地供給更穩(wěn)定的電源。因此，可以更可靠地抑制各半導體芯片101、102的中央部的電壓降。
[0051](一實施方式的第2變形例)
[0052]圖3表示本變形例涉及的半導體裝置300的剖面構(gòu)成。如圖3所示，半導體裝置300在下側(cè)的第2半導體芯片102的電路形成面上將圍堰部109形成為包圍第I半導體芯片101的搭載區(qū)域的環(huán)狀的電源(或接地)布線，在第I半導體芯片101的電路形成面上，從圍堰部109向各半導體芯片101、102的中央部延長的布線120，和形成于第2半導體芯片102的凸起104連接且作為電源(或接地)布線起作用。
[0053]根據(jù)該構(gòu)成，能夠更穩(wěn)定地向上側(cè)的第I半導體芯片101供給電源，能更可靠地抑制各半導體芯片101、102的中央部的電壓降。
[0054](一實施方式的第3變形例)
[0055]圖4表示本變形例涉及的半導體裝置400的剖面構(gòu)成。如圖4所示，半導體裝置400在下側(cè)的第2半導體芯片102的電路形成面上具有向各半導體芯片101、102的中央部延長的布線210。布線210是在各半導體芯片101、102的中央部和凸起104相連接、且在布線210的下側(cè)和半導體芯片102上的多個焊盤112相連接的電源布線。
[0056]根據(jù)該構(gòu)成，對于各半導體芯片101、102的中央部及第2半導體芯片102的整體而言，能夠?qū)崿F(xiàn)更穩(wěn)定的電源供給，能更可靠地抑制電壓降。
[0057](一實施方式的第4變形例)
[0058]圖5表示本變形例涉及的半導體裝置500的平面構(gòu)成。如圖5所示，半導體裝置500在以下方面和第I實施方式不同:不是在上側(cè)的第I半導體芯片101的外側(cè)配置圍堰部509的電源(或接地)布線，而是將圍堰部509的電源(或接地)布線配置為與第I半導體芯片101中的相互對置的2條邊的側(cè)端部重合。
[0059]根據(jù)該構(gòu)成，除了在各半導體芯片101、102的中央部，在各半導體芯片101、102的側(cè)端部也能有效地供給電源。
[0060]另外，本變形例涉及的圍堰部509未限于與半導體芯片101中的相互對置的2條邊的側(cè)端部重合的構(gòu)成。例如，圍堰部509只要形成為與第I半導體芯片101的周緣部的至少一部分重合即可。
[0061](一實施方式的第5變形例)
[0062]圖6表示本變形例涉及的半導體裝置600的剖面構(gòu)成。如圖6所示，在半導體裝置600的平面尺寸中，下側(cè)的第2半導體芯片602比上側(cè)的第I半導體芯片101小。由此，第2半導體芯片602的端部存在于第I半導體芯片101的端部的內(nèi)側(cè)。
[0063]在第2半導體芯片602,從位于第I半導體芯片101的下側(cè)的側(cè)面向外方形成由樹脂材料構(gòu)成的擴展部113。再有，從第2半導體芯片602的電路形成面的端部開始遍及擴展部113之上，形成構(gòu)成引出構(gòu)造的焊盤112及再布線層114，并對焊盤112與再布線層114進行電連接。引線106對布線基板103與擴展部113之上的再布線層114進行電連接。
[0064]另外，即便在下側(cè)的第2半導體芯片602為與上側(cè)的第I半導體芯片101同等的平面尺寸、或第2半導體芯片602比第I半導體芯片101大的情況下，也可同樣地采用設(shè)置擴展部113及再布線層114的構(gòu)成。[0065]根據(jù)該構(gòu)成，不依賴于各半導體芯片101、602的外形尺寸的大小，就能形成圍堰部109。進而，利用圍堰部109及與該圍堰部109連接的布線110，向各半導體芯片101、602的中央部可實現(xiàn)更穩(wěn)定的電源供給。結(jié)果，能夠更可靠地抑制電壓降。再有，利用由樹脂材料構(gòu)成的擴展部113，也可以將圍堰部109的寬度擴大至例如100 μ m左右來強化電源，能夠確保更穩(wěn)定的電源。
[0066](一實施方式的第6變形例)
[0067]圖7(a)及圖7(b)表示本變形例涉及的半導體裝置700的剖面構(gòu)成。如圖7(a)及圖7(b)所示，在半導體裝置700的平面尺寸中，下側(cè)的第2半導體芯片602比上側(cè)的半導體芯片101小。由此，第2半導體芯片602的端部存在于上側(cè)的第I半導體芯片101的端部的內(nèi)側(cè)。在第2半導體芯片602，從位于第I半導體芯片101的下側(cè)的側(cè)面向外方形成由樹脂材料構(gòu)成的擴展部113。再有，從第2半導體芯片602的電路形成面的端部開始遍及擴展部113之上，形成構(gòu)成引出構(gòu)造的焊盤112及再布線層116，以便對焊盤112與再布線層116進行電連接。
[0068]在本變形例中，取代與圍堰部109連接的布線110，構(gòu)成再布線層116的多個布線被引向各半導體芯片101、602的中央部。再布線層116與第2半導體芯片602內(nèi)的焊盤112被電連接。再布線層116和中央部的凸起104電連接。其中，在被引入到中央部的途中，也可以與第2半導體芯片602上的多個焊盤112適當連接。
[0069]引線106對布線基板103與擴展部113上的再布線層116進行電連接。由此，成為第2半導體芯片602從樹脂基板103起經(jīng)由引線106、再布線層116及焊盤112而與布線基板103電連接的構(gòu)成。
[0070]此外，即便在下側(cè)的第2半導體芯片602為與上側(cè)的第I半導體芯片101同等的平面尺寸、或第2半導體芯片602比第I半導體芯片101大的情況下，也可同樣地采用設(shè)置擴展部113及再布線層116的構(gòu)成。
[0071]根據(jù)該構(gòu)成，不依賴于各半導體芯片101、602的外形尺寸的大小，就能形成圍堰部109。進而，借助圍堰部109及與該圍堰部109連接的再布線層116，向各半導體芯片101、602的中央部可實現(xiàn)更穩(wěn)定的電源供給。結(jié)果，能夠更可靠地抑制電壓降。再有，利用由樹脂材料構(gòu)成的擴展部113，也可以將圍堰部109的寬度擴大至例如100 μ m左右來強化電源，能夠確保更穩(wěn)定的電源。
[0072]另外，雖然采取取代布線110而采用再布線層116的構(gòu)成，但也能夠采取在布線110之外還采用再布線層116的構(gòu)成。該情況下，通過與層比再布線層116厚且寬度大的布線110并用，從而可進一步抑制布線電阻。
[0073]到此為止，雖然對本發(fā)明的實施方式及其變形例進行了說明，但對各實施方式及其變形例共同的事項加以補充。對于表示各構(gòu)成要素的符號而言，雖然采用的是一實施方式中采用過的符號，在各變形例中也表示同樣的構(gòu)成要素。
[0074]如圖8所示，引線106也可以對布線基板103與圍堰部109進行連接。
[0075]再有，如圖9所示，圍堰部109也可以成3層構(gòu)造或3層以上的多層構(gòu)造。
[0076]還有，與引線106連接且與作為環(huán)狀的電源布線的圍堰部109也連接的焊盤111的位置期望配置在距布線Iio與圍堰部109的連接點更近的區(qū)域內(nèi)。
[0077]布線110也可以不與凸起104連接，而是在下側(cè)的第2半導體芯片102內(nèi)貫通并經(jīng)由該第2半導體芯片102上的焊盤來實現(xiàn)電源的供給。
[0078]進而，在對各變形例進行說明的俯視圖中，也能夠如對一實施方式進行說明的圖1(b)那樣也在與布線110交叉的方向上追加布線。其中，由于不會妨礙底層填料樹脂105的流動性，故期望電源布線配置于一個方向。
[0079]另外，上側(cè)的第I半導體芯片101也可以配置多個。
[0080]此外，通過調(diào)整底層填料樹脂105的涂敷量，從而覆蓋2層構(gòu)造的環(huán)狀電源(圍堰部109)中的2根布線，可減低并用電源及接地線的情況下的各布線間的漏泄或短路。進而，電容分量增大，能夠使得電源更穩(wěn)定。
[0081]再者，雖然將第2半導體芯片102等安裝到布線基板103上，但安裝第2半導體芯片102等的部材未限于布線基板103，也可以是引線框。
[0082]再有，布線110及再布線層116并非一定要與各半導體芯片101、102等的中央部的凸起104連接，只要與各半導體芯片101、102等的規(guī)定的焊盤連接即可。根據(jù)這種構(gòu)成，可使電源及接地穩(wěn)定且抑制電壓降等。
[0083]以上，基于上述的一實施方式及其變形例、制造方法的一例，詳細地說明了本發(fā)明，但本發(fā)明未限于上述的實施方式等。只要不脫離本發(fā)明的主旨，就能夠進行變形或變更，例如對變形例進行組合的構(gòu)成、或者將構(gòu)成要素的一部分置換為實施方式等并未記載的替代物的構(gòu)成也作為本發(fā)明的范疇。
[0084]-工業(yè)實用性-
[0085]本發(fā)明涉及的半導體裝置可廣泛地適用于采用了采取CoC方式的半導體裝置的電子設(shè)備等。
[0086]-符號說明-
[0087]100、200、300、400、500、600、700 半導體裝置
[0088]101,102,602 半導體芯片
[0089]103布線基板
[0090]104 凸起
[0091]105底層填料樹脂
[0092]106 引線
[0093]107密封樹脂
[0094]109,509 圍堰部
[0095]110、120、210 布線
[0096]111、112 焊盤
[0097]113擴展部
[0098]114、116 再布線
[0099]130 凸起
【權(quán)利要求】
1.一種半導體裝置，具備: 第I半導體芯片，其將電路形成面朝下配置； 第2半導體芯片，其按照使電路形成面彼此對置的方式搭載上述第I半導體芯片； 基臺，其搭載上述第2半導體芯片； 環(huán)狀的第I布線，其在上述第2半導體芯片的上表面，形成為與上述第I半導體芯片的搭載區(qū)域的外周或周緣部的一部分重合；以及 第2布線，其在上述第I半導體芯片與上述第2半導體芯片對置的區(qū)域內(nèi)，配置為從上述第I布線向上述第I半導體芯片或上述第2半導體芯片的中央部延伸， 在上述第I半導體芯片或第2半導體芯片的中央部，上述第2布線與位于上述第I半導體芯片或第2半導體芯片的電路形成面的連接端子電連接， 上述第I布線及第2布線是電源布線或接地布線。
2.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 上述第2半導體芯片的平面尺寸比上述第I半導體芯片大。
3.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 上述第2布線配置于上述第I半導體芯片的電路形成面。
4.根據(jù)權(quán)利要求1~3中任一項所述的半導體裝置，其中， 上述第2布線配置于上述第2半導體芯片的電路形成面。
5.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 利用引線來連接上述基臺和形成于上述第2半導體芯片之上的上述第I布線。
6.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 上述第I布線由多個布線形成。
7.根據(jù)權(quán)利要求1所述的半導體裝置，其中， 上述第I布線和形成于上述第2半導體芯片的上表面的多個焊盤相連接。
8.一種半導體裝置，具備 第I半導體芯片，其將電路形成面朝下配置； 第2半導體芯片，其具有從側(cè)面向外方形成的擴展部，且按照使電路形成面彼此對置的方式搭載上述第I半導體芯片； 基臺，其搭載上述第2半導體芯片； 環(huán)狀的第I布線，其在上述第2半導體芯片的上表面或上述擴展部的上表面，形成為與上述第I半導體芯片的搭載區(qū)域的外周或周緣部的一部分重合；以及 第2布線，其在上述第I半導體芯片與上述第2半導體芯片對置的區(qū)域內(nèi)，配置為從上述第I布線向上述第I半導體芯片或上述第2半導體芯片的中央部延伸， 在上述第I半導體芯片或第2半導體芯片的中央部，上述第2布線和位于上述第I半導體芯片或第2半導體芯片的電路形成面的連接端子電連接， 上述第I布線及第2布線為電源布線或接地布線。
9.根據(jù)權(quán)利要求8所述的半導體裝置，其中， 在上述第I半導體芯片與上述第2半導體芯片對置的區(qū)域，形成有與上述第I布線電連接的再布線部，該再布線部遍及上述第2半導體芯片的上表面及上述擴展部的上表面而形成。
10.根據(jù)權(quán)利要求8所述的半導體裝置，其中， 上述第2布線配置于上述第I半導體芯片的電路形成面。
11.根據(jù)權(quán)利要求8所述的半導體裝置，其中， 上述第2布線配置于上述第2半導體芯片的電路形成面。
12.根據(jù)權(quán)利要求8所述的半導體裝置，其中， 上述第I布線由多個布線形成。
13.根據(jù)權(quán)利要求8所述的半導體裝置，其中， 上述第I布線和形成于上述第2半導體芯片的上表面的多個焊盤相連接。
14.一種半導體裝置，具備: 第I半導體芯片，其將電路形成面朝下配置； 第2半導體芯片，其具有從側(cè)面向外方形成的擴展部，且按照使電路形成面彼此對置的方式搭載上述第I半導體芯片； 基臺，其搭載上述第2半導體芯片； 環(huán)狀的布線，其在上述第2半 導體芯片的上表面或上述擴展部的上表面，形成為與上述第I半導體芯片的搭載區(qū)域的外周或周緣部的一部分重合；以及 再布線部，其在上述第I半導體芯片與上述第2半導體芯片對置的區(qū)域內(nèi)，遍及上述第2半導體芯片的上表面及上述擴展部的上表面而形成，并與上述環(huán)狀的布線電連接， 在上述第I半導體芯片或第2半導體芯片的中央部，上述再布線部和位于上述第I半導體芯片或第2半導體芯片的電路形成面的連接端子電連接， 上述環(huán)狀的布線及再布線部為電源布線或接地布線。
15.根據(jù)權(quán)利要求14所述的半導體裝置，其中， 上述環(huán)狀的布線由多個布線形成。
16.根據(jù)權(quán)利要求14所述的半導體裝置，其中， 上述環(huán)狀的布線和形成于上述第2半導體芯片的上表面的多個焊盤相連接。
17.根據(jù)權(quán)利要求9或14所述的半導體裝置，其中， 利用引線來連接上述基臺與形成于上述擴展部的上述再布線部之上的焊盤。
【文檔編號】H01L25/065GK103620769SQ201280027600
【公開日】2014年3月5日 申請日期:2012年8月30日 優(yōu)先權(quán)日:2012年3月14日
【發(fā)明者】橫山賢司, 川端毅 申請人:松下電器產(chǎn)業(yè)株式會社