專利名稱：混合共平面襯底結(jié)構(gòu)及其制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于微電子領(lǐng)域，涉及一種襯底結(jié)構(gòu)，特別是涉及一種混合共平面襯底結(jié)構(gòu)及其制備方法。
背景技術(shù)：
隨著半導(dǎo)體器件尺寸的縮小，傳統(tǒng)的體硅材料正接近其物理極限，應(yīng)變硅、Ge以及II1- V化合物材料由于其高遷移率而受到廣泛關(guān)注。Ge具有高的電子遷移率和空穴遷移率，但受限于器件工藝因素(Ge的η型摻雜和η型歐姆接觸等)，Ge的NMOS性能一直不理想，所以Ge —般用于制造PM0S。諸如GaAS之類的II1-V族半導(dǎo)體材料具有高電子遷移率，可以制造高性能的NMOS器件，并且II1-V族化合物半導(dǎo)體材料在光電子器件、光電集成、超高速微電子器件、超高頻微波器件及電路上均有廣闊的應(yīng)用前景。而應(yīng)變硅既可以用于制造PM0S，也可以用于制造NM0S。請(qǐng)參閱表1，列舉了幾種半導(dǎo)體材料的電子遷移率和空穴遷移率，其中GaAs和InAs屬于II1-V族化合物。從表中可見，Ge的電子遷移率約為硅的三倍，空穴遷移率約為硅的四倍，而GaAs、InAs的電子遷移率均為硅的數(shù)倍。
權(quán)利要求
1.一種混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于，至少包括以下步驟 1)提供一娃襯底； 2)在所述硅襯底上形成鍺硅緩沖層，并在所述鍺硅緩沖層上形成硅層或鍺層； 3)在所述步驟2)形成的結(jié)構(gòu)上進(jìn)行刻蝕，形成若干凹槽；所述凹槽底部到達(dá)所述硅襯底表面或所述硅襯底內(nèi)； 4)進(jìn)行退火使所述鍺硅緩沖層的應(yīng)力釋放，以得到鍺硅緩沖層上的應(yīng)變硅層或弛豫的鍺層； 5)在所述應(yīng)變硅層上或弛豫的鍺層上及所述凹槽的側(cè)壁上形成氮化硅層； 6)在所述凹槽內(nèi)進(jìn)行選擇性外延生長(zhǎng)鍺或II1-V族化合物材料； 7)去除所述應(yīng)變硅層或弛豫的鍺層頂面所在平面以上的鍺或II1-V族化合物材料及氮化娃層。
2.根據(jù)權(quán)利要求1所述的混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟2)中，所述鍺硅緩沖層的厚度小于其在所述硅襯底上生長(zhǎng)的臨界厚度。
3.根據(jù)權(quán)利要求1所述的混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟3)中，所述凹槽的寬度范圍為10納米至90微米。
4.根據(jù)權(quán)利要求1所述的混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟3)中，所述刻蝕采用反應(yīng)離子刻蝕技術(shù)。
5.根據(jù)權(quán)利要求1所述的混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟4)中，所述弛豫的鍺層為部分弛豫或完全弛豫。
6.根據(jù)權(quán)利要求1所述的混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于所述步驟6)中，所述II1-V族材料包括由元素周期表第III族元素中的一種或多種與元素周期表第V族元素中的一種或多種構(gòu)成的半導(dǎo)體材料。
7.根據(jù)權(quán)利要求6所述的混合共平面襯底結(jié)構(gòu)的制備方法，其特征在于所述II1-V族材料包括 GaAs、AlAs、InP、AlGaAs、InGaAs、InGaN, InGaP、GaN、GaP、GaAs、InN、InAs、AIN、AlP、AlAs、InGaNP、GaAlN、InAlN 中的一種或多種。
8.一種混合共平面襯底結(jié)構(gòu)，其特征在于包括硅襯底及形成與所述硅襯底上的若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述硅襯底表面或所述硅襯底內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層或弛豫的鍺層；所述第二區(qū)域的材料為鍺或II1-V族化合物。
9.根據(jù)權(quán)利要求8所述的混合共平面襯底結(jié)構(gòu)，其特征在于所述鍺硅緩沖層為單層、雙層或多層膜結(jié)構(gòu)。
10.根據(jù)權(quán)利要求8所述的混合共平面襯底結(jié)構(gòu)，其特征在于所述第二區(qū)域的寬度范圍為10納米至90微米。
全文摘要
本發(fā)明提供一種混合共平面襯底結(jié)構(gòu)及其制備方法，所述混合共平面襯底結(jié)構(gòu)包括硅襯底及形成與所述硅襯底上的若干第一區(qū)域和若干第二區(qū)域，所述第一區(qū)域與第二區(qū)域間隔排列，并通過隔離墻隔離，所述隔離墻底部到達(dá)所述硅襯底表面或所述硅襯底內(nèi)；所述第一區(qū)域包括鍺硅緩沖層及位于其上的應(yīng)變硅層或弛豫的鍺層；所述第二區(qū)域的材料為鍺或III-V族化合物。本發(fā)明利用SiGe緩沖層技術(shù)、刻蝕工藝以及圖形襯底外延等技術(shù)制備低缺陷密度、高晶體質(zhì)量的鍺、III-V族材料或者應(yīng)變硅混合共平面的襯底結(jié)構(gòu)，能同時(shí)提升不同類型MOS(PMOS或NMOS)器件的性能，在光電集成領(lǐng)域也有廣泛的應(yīng)用前景。
文檔編號(hào)H01L21/02GK103021815SQ201210575658
公開日2013年4月3日 申請(qǐng)日期2012年12月26日 優(yōu)先權(quán)日2012年12月26日
發(fā)明者狄增峰, 母志強(qiáng), 薛忠營(yíng), 陳達(dá), 張苗, 王曦 申請(qǐng)人:中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所