專利名稱：一種多組件的芯片封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體封裝，尤其涉及一種包括多個組件的芯片封裝結(jié)構(gòu)。
背景技術(shù)：
隨著電子元件的小型化，輕量化以及多功能化的需求的增加，對半導(dǎo)體封裝密度的要求越來越高，以來達(dá)到縮小封裝體積的效果。因此，多芯片封裝結(jié)構(gòu)已經(jīng)成為一新的熱點(diǎn)。然而，在多芯片半導(dǎo)體封裝結(jié)構(gòu)中，芯片間的連接方法對半導(dǎo)體封裝的尺寸和性能具有至關(guān)重要的影響。圖1所示為采用現(xiàn)有技術(shù)的一種多芯片封裝結(jié)構(gòu)的剖面圖。在該實現(xiàn)方式中，下 層芯片3和上層芯片5堆疊設(shè)置在印刷電路板I上。下層芯片3的一表面通過粘合劑7連接至印刷電路板I的上表面；上層芯片5的一表面通過粘合劑9連接至下層芯片3的另一表面。采用這種實現(xiàn)方式，為了暴露底層芯片3邊緣上的焊墊，上層芯片5的寬度需要小于下層芯片3的寬度。底層芯片3上的焊墊和上層芯片5上的焊墊分別通過第一組鍵合引線11和第二組鍵合引線15電性連接至印刷電路板I。因此，第二組鍵合引線15的高度要大于上層芯片5。這樣，用于封裝第一組鍵合引線11和第二組鍵合引線15以及上層芯片5和下層芯片3的塑封殼的厚度會較大。另外，數(shù)目較多的鍵合引線之間的干擾也會影響芯片的高頻性能。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種多組件的芯片封裝結(jié)構(gòu)，以解決現(xiàn)有技術(shù)中封裝厚度過大，以及封裝結(jié)構(gòu)對芯片性能的不利影響。依據(jù)本發(fā)明一實施例的多組件的芯片封裝結(jié)構(gòu)，包括，位于底層的第一組件；位于所述第一組件之上的至少一個第二組件；每一所述第二組件通過一組突起結(jié)構(gòu)電性連接至所述第一組件；層疊在所述第二組件之上的至少一個第三組件；位于所述第三組件的至少一側(cè)邊的至少一外延結(jié)構(gòu)，所述外延結(jié)構(gòu)的厚度小于所述第三組件的厚度；所述外延結(jié)構(gòu)將所述第三組件的電極性引出；一組鍵合引線將所述外延結(jié)構(gòu)連接至所述第一組件。優(yōu)選的，所述外延結(jié)構(gòu)的厚度小于所述第三組件的厚度。進(jìn)一步的，所述第一組件包括一印刷電路板或者一弓丨線框架。進(jìn)一步的，所述第二組件包括一芯片。進(jìn)一步的，所述第三組件包括一芯片或者一磁性元件。優(yōu)選的，所述第二組件之間相互間隔排列，并且互相不接觸。優(yōu)選的，所述芯片封裝結(jié)構(gòu)還包括位于所述第二組件和所述第三組件之間，以及所述第三組件之間的粘合層。
優(yōu)選的,所述突起結(jié)構(gòu)包括凸塊或者焊錫球。優(yōu)選的，所述第三組件的電極性通過所述鍵合引線在所述芯片封裝結(jié)構(gòu)內(nèi)直接與第二組件的電極性連接。依據(jù)本發(fā)明實施例的多組件的芯片封裝結(jié)構(gòu)，可以進(jìn)一步的減小封裝結(jié)構(gòu)的厚度，從而使芯片封裝結(jié)構(gòu)的體積更?。涣硪环矫?，位于上層的組件的面積在封裝尺寸范圍內(nèi)，可以設(shè)置為最大。


圖1所示為采用現(xiàn)有技術(shù)的一種多芯片封裝結(jié)構(gòu)的剖面圖；圖2A所示為依據(jù)本發(fā)明第一實施例的多組件的芯片封裝結(jié) 構(gòu)的剖面圖；圖2B所示為圖2A所示的芯片封裝結(jié)構(gòu)中位于頂層的第三組件的俯視圖；圖3A所示為依據(jù)本發(fā)明第二實施例的多組件的芯片封裝結(jié)構(gòu)的剖面圖；圖3B所示為圖3A所示的芯片封裝結(jié)構(gòu)中位于頂層的第三組件的俯視圖。
具體實施例方式以下結(jié)合附圖對本發(fā)明的幾個優(yōu)選實施例進(jìn)行詳細(xì)描述，但本發(fā)明并不僅僅限于這些實施例。本發(fā)明涵蓋任何在本發(fā)明的精髓和范圍上做的替代、修改、等效方法以及方案。為了使公眾對本發(fā)明有徹底的了解，在以下本發(fā)明優(yōu)選實施例中詳細(xì)說明了具體的細(xì)節(jié)，而對本領(lǐng)域技術(shù)人員來說沒有這些細(xì)節(jié)的描述也可以完全理解本發(fā)明。參考圖2A，所示為依據(jù)本發(fā)明第一實施例的多組件的芯片封裝結(jié)構(gòu)的剖面圖。在該實施例中，多組件的芯片封裝結(jié)構(gòu)200包括位于底層的印刷電路板201 (第一組件);位于印刷電路板之上的芯片203 (第二組件);芯片203通過焊錫球202 (突起結(jié)構(gòu))電性連接至芯片203 ;位于芯片203之上的電感208 (第三組件);位于電感203的相對的兩個側(cè)邊的外延結(jié)構(gòu)206 ;位于外延結(jié)構(gòu)206上的焊墊207通過鍵合引線205連接至印刷電路板201。參考圖2B，所示為圖2A所示的芯片封裝結(jié)構(gòu)中位于上層的電感208和外延結(jié)構(gòu)206的俯視圖。兩個外延結(jié)構(gòu)206位于電感203的相對的兩個側(cè)邊，以將電感的兩個電極性(例如電感的輸入端和輸出端)通過外延結(jié)構(gòu)206向外引出。進(jìn)一步的，芯片封裝結(jié)構(gòu)200還包括位于芯片203和電感208之間的粘合層204，以實現(xiàn)芯片203和電感208之間的電氣隔離，防止相互之間的干擾，增強(qiáng)系統(tǒng)的穩(wěn)定性；以及增加芯片封裝結(jié)構(gòu)200的穩(wěn)定性。在該實施例中，外延結(jié)構(gòu)206的厚度小于電感208的厚度。采用這種實現(xiàn)方式，可以給鍵合引線205提供預(yù)留的安裝空間。當(dāng)外延結(jié)構(gòu)的厚度等于或者大于第三組件的厚度時，則鍵合引線205的高度勢必會占用一定的空間高度。因此，圖2A所示的芯片封裝結(jié)構(gòu)的實施例降低了芯片封裝結(jié)構(gòu)的厚度，減小了芯片封裝結(jié)構(gòu)的體積。通過對依據(jù)本發(fā)明實施例的多組件的芯片封裝結(jié)構(gòu)200的詳細(xì)說明，本領(lǐng)域普通技術(shù)人員可以得知，位于第一組件(印刷電路板201)之上的第二組件(芯片203)的數(shù)目可以不限于一個，可以為多個，多個第二組件之間相互間隔，互不接觸，依次排列于第一組件之上。第三組件覆蓋所有第二組件區(qū)域，位于所有第二組件的上方。位于底層的第一組件也可以替換為包括多個引腳的引線框架，第二組件通過焊錫球或者凸塊連接至引線框架的相應(yīng)引腳，位于上層的第三組件通過鍵合引線連接至引線框架的引腳，從而使引腳具有相應(yīng)的電極性。采用圖2所示的多組件的芯片封裝結(jié)構(gòu)，芯片封裝結(jié)構(gòu)的體積大大減小，并且具有很好的機(jī)械穩(wěn)定性，同時也具有很好的電氣穩(wěn)定性。另外，對磁性元件而言，如電感等，其體積一般都較大，當(dāng)采用圖2所示的多組件的芯片封裝結(jié)構(gòu)時，采用層疊式的封裝結(jié)構(gòu)，將電感和芯片封裝于一單一的封裝結(jié)構(gòu)中，可以容納更大體積，電感值更大的電感，更有利于系統(tǒng)的高集成化和小體積化。參考圖3A，所示為依據(jù)本發(fā)明第二實施例的多組件的芯片封裝結(jié)構(gòu)的剖面圖。在該實施例中，多組件的芯片封裝結(jié)構(gòu)300包括位于底層的具有多個引腳的引線框架301 ;位于引線框架301之上的芯片303 (第二組件);芯片303通過焊錫球302 (突起結(jié)構(gòu))電性連·接至芯片303 ;位于芯片303之上的電感308 (第三組件);位于電感303的一個側(cè)邊的外延結(jié)構(gòu)306 ;位于外延結(jié)構(gòu)306上的焊墊307通過鍵合引線305連接至引線框架的相應(yīng)引腳301-1。參考圖3B，所示為圖3A所示的芯片封裝結(jié)構(gòu)中位于上層的電感308和外延結(jié)構(gòu)306的俯視圖。兩個外延結(jié)構(gòu)306位于電感303的一個側(cè)邊，以將電感的兩個電極性(例如電感的輸入端和輸出端)通過外延結(jié)構(gòu)306向外引出。進(jìn)一步的，芯片封裝結(jié)構(gòu)300還包括位于芯片303和電感308之間的粘合層304，以實現(xiàn)芯片303和電感308之間的電氣隔離，防止相互之間的干擾，增強(qiáng)系統(tǒng)的穩(wěn)定性；以及增加芯片封裝結(jié)構(gòu)300的穩(wěn)定性。另外，在該實施例中，電感308的一個電極性通過一外延結(jié)構(gòu)306連接至引線框架的一引腳301-1，同時芯片303上的一個電極性通過焊錫球302同樣連接至引腳301-1，從而在封裝結(jié)構(gòu)內(nèi)部就將電感的電極性與芯片上的電極性直接進(jìn)行電性連接。這樣的連接方式，相比通過封裝結(jié)構(gòu)的引腳在封裝結(jié)構(gòu)外部進(jìn)行電性連接的實現(xiàn)方式，不僅節(jié)省了引腳的數(shù)目，也避免了通過引腳之間的外部連接方式所帶來的干擾以及功耗等缺陷。采用圖3所示的多組件的芯片封裝結(jié)構(gòu)，芯片封裝結(jié)構(gòu)的體積大大減小，并且具有很好的機(jī)械穩(wěn)定性，同時也具有很好的電氣穩(wěn)定性。另外，對磁性元件而言，如電感等，其體積一般都較大，當(dāng)采用圖3所示的多組件的芯片封裝結(jié)構(gòu)時，將電感和芯片封裝于一單一的封裝結(jié)構(gòu)中，可以容納更大體積，電感值更大的電感，更有利于系統(tǒng)的高集成化和小體積化。需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設(shè)備中還存在另外的相同要素。依照本發(fā)明的實施例如上文所述，這些實施例并沒有詳盡敘述所有的細(xì)節(jié)，也不限制該發(fā)明僅為所述的具體實施例。顯然，根據(jù)以上描述，可作很多的修改和變化。本說明書選取并具體描述這些實施例，是為了更好地解釋本發(fā)明的原理和實際應(yīng)用，從而使所屬技術(shù)領(lǐng)域技術(shù)人員能很好地利用本發(fā)明以及在本發(fā)明基礎(chǔ)上的修改使用。本發(fā)明僅受權(quán)利要求書及其全部范圍和 等效物的限制。
權(quán)利要求
1.一種多組件的芯片封裝結(jié)構(gòu)，其特征在于，包括，位于底層的第一組件；位于所述第一組件之上的至少一個第二組件；每一所述第二組件通過一組突起結(jié)構(gòu)電性連接至所述第一組件；層疊在所述第二組件之上的至少一個第三組件；位于所述第三組件的至少一側(cè)邊的至少一外延結(jié)構(gòu)，所述外延結(jié)構(gòu)的厚度小于所述第三組件的厚度；所述外延結(jié)構(gòu)將所述第三組件的電極性引出；一組鍵合引線將所述外延結(jié)構(gòu)連接至所述第一組件。
2.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述外延結(jié)構(gòu)的厚度小于所述組件的厚度。
3.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述第一組件包括一印刷電路板
4.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述第一組件包括一引線框架。
5. 根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述第二組件包括一芯片。
6.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述第三組件包括一芯片。
7.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述第三組件包括一磁性元件。
8.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，還包括位于所述第二組件和所述第三組件之間，以及所述第三組件之間的粘合層。
9.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述突起結(jié)構(gòu)包括凸塊或者焊錫球。
10.根據(jù)權(quán)利要求1所述的芯片封裝結(jié)構(gòu)，其特征在于，所述第三組件的電極性通過所述鍵合引線在所述芯片封裝結(jié)構(gòu)內(nèi)直接與第二組件的電極性連接。
全文摘要
本發(fā)明涉及一種多組件的芯片封裝結(jié)構(gòu)，包括，位于底層的第一組件；位于所述第一組件之上的至少一個第二組件；所述第二組件之間相互間隔排列，并且互相不接觸；每一所述第二組件通過一組突起結(jié)構(gòu)電性連接至所述第一組件；層疊在所述第二組件之上的至少一個第三組件；位于所述第三組件的至少一側(cè)邊的至少一外延結(jié)構(gòu)，所述外延結(jié)構(gòu)的厚度小于所述第三組件的厚度；所述外延結(jié)構(gòu)將所述第三組件的電極性引出；一組鍵合引線將所述外延結(jié)構(gòu)連接至所述第一組件。
文檔編號H01L23/488GK103021989SQ20121053874
公開日2013年4月3日 申請日期2012年12月11日 優(yōu)先權(quán)日2012年12月11日
發(fā)明者譚小春, 葉佳明, 陳偉 申請人:矽力杰半導(dǎo)體技術(shù)(杭州)有限公司