專(zhuān)利名稱：半導(dǎo)體器件的電容器和寄存器、存儲(chǔ)系統(tǒng)及制造方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例總體而言涉及一種半導(dǎo)體器件及其制造方法，更具體而言，涉及一種半導(dǎo)體器件的電容器和寄存器、包括所述半導(dǎo)體器件的存儲(chǔ)系統(tǒng)以及制造所述半導(dǎo)體器件的方法。
背景技術(shù)：
非易失性存儲(chǔ)器件即使在電源被切斷的情況下也能保留儲(chǔ)存在其中的數(shù)據(jù)。由于近來(lái)對(duì)存儲(chǔ)器單元可以以單層形成在硅襯底之上的2D存儲(chǔ)器件的集成度的改善達(dá)到極限，提出了將存儲(chǔ)器單元從硅襯底垂直地層疊成多層的3D非易失性存儲(chǔ)器件。以下詳細(xì)地描述已知的3D非易失性存儲(chǔ)器件的結(jié)構(gòu)及其問(wèn)題。圖1是示出已知的3D非易失性存儲(chǔ)器件的結(jié)構(gòu)的立體圖。如圖1所示，已知的3D非易失性存儲(chǔ)器件包括管道柵PG，所述管道柵PG是通過(guò)刻蝕交替層疊在襯底10、字線WL以及選擇線SL之上的導(dǎo)電層和層間絕緣層11、12以及13來(lái)形成的。已知的3D非易失性存儲(chǔ)器件還包括U形溝道CH，每個(gè)U形溝道CH包括管道溝道和一對(duì)溝道，所述管道溝道掩埋在管道柵PG內(nèi)，所述一對(duì)溝道與所述管道溝道耦接，并且被形成為穿通層間絕緣層12和字線WL。U形溝道CH大體被隧道絕緣層、電荷陷阱層以及電荷阻擋層14包圍。根據(jù)已知的技術(shù)，3D非易失性存儲(chǔ)器件包括存儲(chǔ)塊MB，所述存儲(chǔ)塊MB由層疊在單元區(qū)中的襯底10之上的多層的層形成，并且設(shè)置在外圍電路區(qū)中的晶體管、電容器和寄存器具有單層結(jié)構(gòu)。因而，單元區(qū)與外圍電路區(qū)之間的臺(tái)階大。因此，制造工藝的難度大，并且發(fā)生故障的幾率高。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)實(shí)施例涉及一種能減小單元區(qū)與外圍電路區(qū)之間的臺(tái)階的半導(dǎo)體器件的電容器和寄存器、包括所述半導(dǎo)體器件的存儲(chǔ)系統(tǒng)以及制造所述半導(dǎo)體器件的方法。在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體器件的電容器包括:電容器結(jié)構(gòu)，在所述電容器結(jié)構(gòu)上限定有邊緣區(qū)和設(shè)置在邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且電容器結(jié)構(gòu)被配置成包括交替層疊的電極層和電介質(zhì)層；犧牲層，所述犧牲層被設(shè)置在電容器結(jié)構(gòu)的邊緣區(qū)中的各個(gè)電極層內(nèi)；支撐插塞，所述支撐插塞形成在電容器結(jié)構(gòu)的中心區(qū)中，并且被配置成穿通電極層和電介質(zhì)層；第一縫隙，所述第一縫隙形成在電容器結(jié)構(gòu)的中心區(qū)中，并且每個(gè)第一縫隙設(shè)置在支撐插塞之間；一個(gè)或更多個(gè)第二縫隙，所述一個(gè)或更多個(gè)第二縫隙形成在電容器結(jié)構(gòu)的邊緣區(qū)中；以及絕緣層，所述絕緣層掩埋在第一縫隙和所述一個(gè)或更多個(gè)第二縫隙中。在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體器件的寄存器包括:寄存器結(jié)構(gòu)，在所述寄存器結(jié)構(gòu)上限定有邊緣區(qū)和設(shè)置在邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述寄存器結(jié)構(gòu)被配置成包括交替層疊的寄存器層和層間絕緣層；犧牲層，所述犧牲層被設(shè)置在寄存器結(jié)構(gòu)的邊緣區(qū)中的各個(gè)寄存器層內(nèi)；支撐插塞，所述支撐插塞形成在寄存器結(jié)構(gòu)的中心區(qū)中，并且被配置成穿通寄存器層和層間絕緣層；第一縫隙，所述第一縫隙形成在寄存器結(jié)構(gòu)的中心區(qū)中，并且每個(gè)第一縫隙被設(shè)置在支撐插塞之間；以及一個(gè)或更多個(gè)第二縫隙，所述一個(gè)或更多個(gè)第二縫隙形成在寄存器結(jié)構(gòu)的邊緣區(qū)中。在本發(fā)明的一個(gè)實(shí)施例中，一種形成半導(dǎo)體器件的電容器的方法包括以下步驟:形成電容器結(jié)構(gòu)，在所述電容器結(jié)構(gòu)上限定有邊緣區(qū)和設(shè)置在邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述電容器結(jié)構(gòu)被配置成包括交替層疊的犧牲層和電介質(zhì)層以及位于中心區(qū)中的支撐插塞；形成第一縫隙和一個(gè)或更多個(gè)第二縫隙，每個(gè)第一縫隙位于中心區(qū)的支撐插塞之間，所述第二縫隙通過(guò)刻蝕犧牲層和電介質(zhì)層而位于邊緣區(qū)中；刻蝕暴露在第一縫隙和第二縫隙的內(nèi)壁的犧牲層，使得中心區(qū)的犧牲層被完全地去除，而邊緣區(qū)的犧牲層部分地保留下來(lái)；以及通過(guò)用導(dǎo)電層填充犧牲層的刻蝕的區(qū)域來(lái)形成用于電容器的電極層。在本發(fā)明的一個(gè)實(shí)施例中，一種形成半導(dǎo)體器件的寄存器的方法包括以下步驟:形成寄存器結(jié)構(gòu)，在所述寄存器結(jié)構(gòu)上限定有邊緣區(qū)和設(shè)置在邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且被配置成包括交替層疊的犧牲層和層間絕緣層以及位于中心區(qū)中的支撐插塞；形成第一縫隙和一個(gè)或更多個(gè)第二縫隙，每個(gè)第一縫隙位于中心區(qū)的支撐插塞之間，所述一個(gè)或更多個(gè)第二縫隙通過(guò)刻蝕犧牲層和層間絕緣層而位于邊緣區(qū)中；刻蝕暴露在第一縫隙和第二縫隙的內(nèi)壁的犧牲層，使得中心區(qū)的犧牲層被完全地去除，而邊緣區(qū)的犧牲層被部分地保留下來(lái)；以及通過(guò)用導(dǎo)電層填充犧牲層的刻蝕區(qū)域來(lái)形成寄存器層。


圖1是說(shuō)明已知的3D非易失性存儲(chǔ)器件的結(jié)構(gòu)的立體圖；圖2A和圖2B是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的3D非易失性存儲(chǔ)器件的電容器結(jié)構(gòu)的立體圖和截面圖；圖3A和圖3B是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的3D非易失性存儲(chǔ)器件的寄存器結(jié)構(gòu)的立體圖和截面圖；圖4A至圖4C是示出根據(jù)本發(fā)明的不同實(shí)施例的電容器結(jié)構(gòu)或寄存器結(jié)構(gòu)的布局圖；圖5A至圖9B是說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的制造半導(dǎo)體器件的方法的截面圖；圖10示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)系統(tǒng)的結(jié)構(gòu)；以及圖11示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的計(jì)算系統(tǒng)的結(jié)構(gòu)。
具體實(shí)施例方式在下文中，將參照附圖詳細(xì)地描述本發(fā)明的不同實(shí)施例。提供附圖以允許本領(lǐng)域技術(shù)人員理解本發(fā)明的實(shí)施例的范圍。圖2A和圖2B是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的3D非易失性存儲(chǔ)器件的電容器結(jié)構(gòu)的立體圖和截面圖。如圖2A和圖2B所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的3D非易失性存儲(chǔ)器件可以包括電容器結(jié)構(gòu)A。電容器結(jié)構(gòu)A可以包括交替層疊在可形成有期望的底層結(jié)構(gòu)的襯底20之上的第一至第四電極層EfE4和層間絕緣層21。底層結(jié)構(gòu)可以包括隔離層、晶體管以及管道柵。電容器結(jié)構(gòu)A可以包括邊緣區(qū)ERl和ER2以及設(shè)置在邊緣區(qū)ERl和ER2之間的中心區(qū)CR。在每個(gè)邊緣區(qū)ERl和ER2中可以形成第一至第四電極層Ef E4的接觸焊盤(pán)。在每個(gè)邊緣區(qū)ERl和ER2中，上側(cè)的層間絕緣層21和下側(cè)的第一至第四電極層Ef E4成對(duì)地階梯式圖案化?？梢栽陔娙萜鹘Y(jié)構(gòu)A的邊緣區(qū)ERl和ER2的部分中的第一至第四電極層Ef E4中分別設(shè)置犧牲層SC。S卩，電容器結(jié)構(gòu)A可以包括形成在與第一至第四電極層Ef E4同一層中的犧牲層SC。犧牲層SC可以分別大體被第一至第四電極層EfE4包圍。犧牲層SC可以是氮化物層。可以在電容器結(jié)構(gòu)A的中心區(qū)CR中設(shè)置支撐插塞SP，并且支撐插塞SP可以形成為穿通第一至第四電極層EfE4和層間絕緣層21。支撐插塞可以被布置成矩陣形式，并且可以由諸如多晶硅層的半導(dǎo)體層形成。每個(gè)支撐插塞SP可以大體被絕緣層(未示出)包圍。絕緣層可以包括用于形成單元區(qū)的存儲(chǔ)器單元的隧道絕緣層、電荷陷阱層以及電荷阻擋層。此外，盡管示出支撐插塞SP為具有支撐插塞SP的中心部分被完全填充的柱體形式，但是可以在支撐插塞SP的中心部分中掩埋絕緣層。在電容器結(jié)構(gòu)A的中心區(qū)CR中的支撐插塞SP之間設(shè)置有第一縫隙SI。在電容器結(jié)構(gòu)A的邊緣區(qū)ERl和ER2中可以設(shè)置有一個(gè)或更多個(gè)縫隙S2。此外，在彼此相鄰的電容器結(jié)構(gòu)A之間設(shè)置有第三縫隙S3。第一縫隙SI和第三縫隙S3可以沿著一個(gè)方向延伸，并且被配置成線形。第一縫隙SI和第三縫隙S3可以沿著同一方向平行延伸，或可以延伸成彼此交叉。每個(gè)第二縫隙S2可以具有孔形，使得第二縫隙S2可以形成在邊緣區(qū)ERl和ER2的各個(gè)層中。第二縫隙S2可以被布置成鋸齒形。在第一至第三縫隙Sf S3中可以掩埋有諸如氧化物層的絕緣層。在電容器結(jié)構(gòu)A的邊緣區(qū)ERl和ER2中，至少一個(gè)接觸插塞CP與設(shè)置在各個(gè)層中的第一至第四電極層Ef E4中的每個(gè)耦接。接觸插塞CP可以由導(dǎo)電層形成。3D非易失性存儲(chǔ)器件還可以包括與各個(gè)接觸插塞CP耦接的第一和第二線Lf L4。第一和第二線Lf L4可以分開(kāi)并設(shè)置在第一邊緣區(qū)ERl和第二邊緣區(qū)ER2中。例如，第一線LI可以設(shè)置在第一邊緣區(qū)ERl中，并且分別與第一電極層El和第四電極層E4耦接。第一線L2可以設(shè)置在第二邊緣區(qū)ER2中，并且分別與第二電極層E2和第三電極層E3耦接。3D非易失性存儲(chǔ)器件還可以包括與第一邊緣區(qū)ERl的第一線LI耦接的第二線L3以及與第二邊緣區(qū)ER2的第一線L2耦接的第二線L4。根據(jù)與圖2A和圖2B相關(guān)的一個(gè)實(shí)施例,第一電極層E1、第二電極層E2以及設(shè)置在第一電極層El和第二電極層E2之間的層間絕緣層21形成第一電容器。第三電極層E3、第四電極層E4以及設(shè)置在第三電極層E3和第四電極層E4之間的層間絕緣層21形成第二電容器。第一電容器和第二電容器層疊以形成一個(gè)電容器結(jié)構(gòu)A。在這種結(jié)構(gòu)中，因?yàn)樵?D非易失性存儲(chǔ)器件中電容器所占據(jù)的面積減小，所以可以改善3D非易失性存儲(chǔ)器件的集成度。此外，可以經(jīng)由線Lf L4將期望的偏壓供應(yīng)給電容器的第一至第四電極層EfE4。此外，如果將與圖2A和圖2B相關(guān)的根據(jù)一個(gè)實(shí)施例的電容器結(jié)構(gòu)應(yīng)用到包括沿著從襯底突出的溝道層疊的多個(gè)存儲(chǔ)器單元的3D非易失性存儲(chǔ)器件，則可以減小單元區(qū)與外圍電路區(qū)之間的水平差。此外，因?yàn)榭梢耘c電容器一起形成設(shè)置在單元區(qū)中的存儲(chǔ)器單元，所以可降低生產(chǎn)成本。圖3A和圖3B是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的3D非易失性存儲(chǔ)器件的寄存器結(jié)構(gòu)的立體圖和截面圖。如圖3A和圖3B所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的3D非易失性存儲(chǔ)器件可以包括寄存器結(jié)構(gòu)B。寄存器結(jié)構(gòu)B可以包括交替地層疊在可以形成有期望的底層結(jié)構(gòu)的襯底30之上的第一至第四寄存器層Rf R4和層間絕緣層31。底層結(jié)構(gòu)可以包括隔離層、晶體管以及管道柵。寄存器結(jié)構(gòu)B可以包括邊緣區(qū)ERl和ER2以及設(shè)置在邊緣區(qū)ERl和ER2之間的中心區(qū)CR?？梢栽诿總€(gè)邊緣區(qū)ERl和ER2中形成第一至第四寄存器層Rf R4的接觸焊盤(pán)。邊緣區(qū)ERl和ER2的層間絕緣層31和第一至第四寄存器層Rf R4可以階梯式地圖案化，并且寄存器結(jié)構(gòu)的每層可以包括一個(gè)層間絕緣層31以及形成在層間絕緣層31之下的一個(gè)寄存器層R1 R4?？梢栽诩拇嫫鹘Y(jié)構(gòu)B的邊緣區(qū)ERl和ER2中的部分中的各個(gè)寄存器層Rf R4中設(shè)置犧牲層SC。即，寄存器結(jié)構(gòu)B可以包括形成在與第一至第四寄存器層RfR4同一層中的犧牲層SC。犧牲層SC可以分別大體被第一至第四寄存器層RfR4包圍。犧牲層SC可以是氮化物層?？梢栽诩拇嫫鹘Y(jié)構(gòu)B的中心區(qū)CR中設(shè)置支撐插塞SP，并且支撐插塞SP可以被形成為穿通第一至第四寄存器層RfR4以及層間絕緣層31。支撐插塞SP可以被布置成矩陣形式，并且可以由諸如多晶硅層的半導(dǎo)體層形成。每個(gè)支撐插塞SP可以大體地被絕緣層(未示出)包圍。絕緣層可以包括用于形成單元區(qū)的存儲(chǔ)器單元的隧道絕緣層、電荷陷阱層以及電荷阻擋層。此外，盡管示出支撐插塞SP是支撐插塞SP的中心部分被完全填充的柱體形式，但是可以在支撐插塞SP的中心部分中掩埋絕緣層。在寄存器結(jié)構(gòu)B的中心區(qū)CR中的支撐插塞SP之間設(shè)置有第一縫隙SI。在寄存器結(jié)構(gòu)B的邊緣區(qū)ERl和ER2中可以設(shè)置有一個(gè)或更多個(gè)縫隙S2。此外，在彼此相鄰的寄存器結(jié)構(gòu)B之間設(shè)置有第三縫隙S3。第一縫隙SI和第三縫隙S3可以沿一個(gè)方向延伸并且被配置成線形。第一縫隙SI和第三縫隙S3可以沿同一方向平行延伸，或可以延伸成彼此交叉。每個(gè)第二縫隙S2可以具有孔形，使得第二縫隙S2可以形成在邊緣區(qū)ERl和ER2的各個(gè)層中。第二縫隙S2可以被布置成鋸齒形。在第一至第三縫隙Sf S3中掩埋諸如氧化物層的絕緣層在寄存器結(jié)構(gòu)B的邊緣區(qū)ERl和ER2中，至少一個(gè)接觸插塞CP與設(shè)置在各個(gè)層中的第一至第四寄存器層Rf R4中的每個(gè)耦接。接觸插塞CP可以由導(dǎo)電層形成。例如，第一至第四寄存器層Rf R4中的每個(gè)與位于第一邊緣區(qū)ERl和第二邊緣區(qū)ER2中的兩個(gè)接觸插塞CP耦接。3D非易失性存儲(chǔ)器件還可以包括與接觸插塞CP耦接的第一至第四線Lf L4。第一線LI經(jīng)由接觸插塞CP，與形成在第一邊緣區(qū)ERl和第二邊緣區(qū)ER2中的第一至第四寄存器層Rf R4中的各個(gè)接觸焊盤(pán)耦接。此外，形成在第一邊緣區(qū)ERl中的第一線LI可以通過(guò)第三線L3耦接，而形成在第二邊緣區(qū)ER2中的第二線L2可以通過(guò)第四線L4耦接。根據(jù)與圖3A和圖3B相關(guān)的一個(gè)實(shí)施例，第一至第四寄存器層R1 R4層疊以形成一個(gè)寄存器結(jié)構(gòu)B。因此，因?yàn)樵?D非易失性存儲(chǔ)器件中寄存器所占據(jù)的面積減小，所述可以改善3D非易失性存儲(chǔ)器件的集成度。此外，可以利用線Lf L4將期望數(shù)目的寄存器層RfR4耦接，來(lái)獲得各種電阻值。如果將與圖3A和圖3B相關(guān)的根據(jù)一個(gè)實(shí)施例的寄存器結(jié)構(gòu)應(yīng)用于包括沿著從襯底突出的溝道層疊的多個(gè)存儲(chǔ)器單元的3D非易失性存儲(chǔ)器件，則可以減小單元區(qū)與外圍電路區(qū)之間的水平差。此外，因?yàn)榭梢耘c寄存器一起形成單元區(qū)的存儲(chǔ)器單元，所以可以降低生產(chǎn)成本。圖4A至圖4C是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的電容器結(jié)構(gòu)或寄存器結(jié)構(gòu)的布局圖。如圖4A所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的電容器結(jié)構(gòu)A (或寄存器結(jié)構(gòu)B)可以包括層疊在襯底20或30 (見(jiàn)圖2和圖3)之上的電極層E1 E4 (或寄存器層Rf R4)。在電容器結(jié)構(gòu)A (或寄存器結(jié)構(gòu)B)的中心區(qū)CR中支撐插塞SP被布置成矩陣形式。支撐插塞SP可以采用與設(shè)置在單元區(qū)中的存儲(chǔ)器單元的溝道相同的形式來(lái)布置。在電容器結(jié)構(gòu)A (或寄存器結(jié)構(gòu)B)中的中心區(qū)CR中可以設(shè)置第一縫隙SI，并且第一縫隙SI可以被形成為在支撐插塞SP之間的線形。此外，在電容器結(jié)構(gòu)A(或寄存器結(jié)構(gòu)B)中的邊緣區(qū)ERl和ER2中可以設(shè)置第二縫隙S2，并且第二縫隙S2可以形成為孔形。在彼此相鄰的電容器結(jié)構(gòu)A (或彼此相鄰的寄存器結(jié)構(gòu)B)之間可以采用線形設(shè)置第三縫隙S3?？梢栽陔娙萜鹘Y(jié)構(gòu)A中的各個(gè)層中將第二縫隙S2形成為孔形(見(jiàn)附圖中的虛線)。在各種實(shí)施例中，第二縫隙S2可以形成為線形。此外，可以將第二縫隙S2設(shè)置在上層和下層中的相反側(cè)面上。可以將第二縫隙S2和第一縫隙SI布置在同一線上。第一縫隙SI和第三縫隙S3被示為沿同一方向延伸，但是可以延伸為彼此交叉。另外，可以在電容器結(jié)構(gòu)A (或寄存器結(jié)構(gòu)B)的邊緣區(qū)ERl和ER2中設(shè)置犧牲層SC。根據(jù)本發(fā)明的一個(gè)實(shí)施例，可以通過(guò)刻蝕暴露到第一至第三縫隙SfS3的內(nèi)壁的犧牲層SC并用導(dǎo)電層填充刻蝕的區(qū)域，來(lái)形成電極層EfE4(或寄存器層Rf R4)。因而，形成在與縫隙SfS3間隔開(kāi)特定間距的區(qū)域中的犧牲層SC保留完整，而不被刻蝕。因此，可以在邊緣區(qū)ERl和ER2的部分中設(shè)置犧牲層SC而不是電極層Ε1 E4 (或寄存器層Rf R4)。保留在各個(gè)層中的犧牲層SC可以分別大體被電極層Ef E4 (或寄存器層Rf R4)包圍?？梢栽陔娙萜鹘Y(jié)構(gòu)A (或寄存器結(jié)構(gòu)B)的邊緣區(qū)ERl和ER2中設(shè)置接觸插塞CP。接觸插塞CP與分別在每個(gè)邊緣區(qū)ERl和ER2中的電極層Ε1 E4 (或寄存器層Rf R4)耦接?？梢栽诔诵纬捎袪奚鼘覵C的區(qū)域之外的邊緣區(qū)ERl和ER2中形成接觸插塞CP。如圖4B和圖4C所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的電容器結(jié)構(gòu)A(或寄存器結(jié)構(gòu)B)可以包括在階梯式圖案化的電容器結(jié)構(gòu)A的層中的多個(gè)第二縫隙S21和S22。一些第二縫隙S21可以形成在上層和下層中的相反側(cè)面上，而其余的第二縫隙S22可以形成在第二縫隙S21之間。此外，一些第二縫隙S21可以與第一縫隙SI布置在同一線上，而其余的第二縫隙S22可以被布置成與第一縫隙SI交叉。在不同實(shí)施例中，可以在上層和下層中將第二縫隙S2布置成不同形式，例如鋸齒形式。因此，可以通過(guò)增加第二縫隙S2的數(shù)目來(lái)增加電極層Ε1 Ε4或寄存器層R1 R4的區(qū)域。圖5A至圖9B是說(shuō)明根據(jù)本發(fā)明的一個(gè)實(shí)施例的制造半導(dǎo)體器件的方法的截面圖。參照?qǐng)D5A至圖9B，以制造如下3D非易失性存儲(chǔ)器件的方法作為一個(gè)實(shí)例來(lái)展開(kāi)描述，其中，所述3D非易失性存儲(chǔ)器件應(yīng)用了根據(jù)與本說(shuō)明書(shū)的圖2和圖3相關(guān)聯(lián)的各個(gè)實(shí)施例的電容器結(jié)構(gòu)和寄存器結(jié)構(gòu)。在圖5A至圖9B的每個(gè)中的“A”示出與單元區(qū)相對(duì)應(yīng)的附圖，而在圖5A至圖9B的每個(gè)中的“B”示出與外圍電路區(qū)相對(duì)應(yīng)的附圖。如圖5A和圖5B所示，在限定有單元區(qū)和外圍電路區(qū)的襯底(未示出)上形成第一層間絕緣層(未不出)。在第一層間絕緣層上形成第一導(dǎo)電層50。單元區(qū)是將要形成存儲(chǔ)器單元的區(qū)域，而外圍電路區(qū)是將要形成電容器、寄存器等的區(qū)域。此外，單元區(qū)可以包括將要形成存儲(chǔ)器單元的中心區(qū)和將要形成字線的接觸焊盤(pán)的邊緣區(qū)，而外圍電路區(qū)可以包括將要形成電容器、寄存器等的中心區(qū)和將要形成電極層或寄存器層的接觸焊盤(pán)的邊緣區(qū)。第一導(dǎo)電層50用來(lái)形成單元區(qū)的管道柵。形成在外圍電路區(qū)中的第一導(dǎo)電層50可以用作晶體管的柵極。在將第一導(dǎo)電層50圖案化之后，可以在刻蝕的區(qū)域中形成第一絕緣層51。這個(gè)工藝是為了通過(guò)用存儲(chǔ)塊將單元區(qū)的第一導(dǎo)電層50分開(kāi)來(lái)形成管道柵。這里，可以根據(jù)情況而將外圍電路區(qū)的第一導(dǎo)電層50圖案化。接著，可以通過(guò)刻蝕單元區(qū)的第一導(dǎo)電層50來(lái)形成第一溝槽。用第一犧牲層52來(lái)填充第一溝槽。第一犧牲層可以由氮化物層來(lái)形成。示出第一溝槽示僅形成在單元區(qū)中，但是需要時(shí)第一溝槽可以形成在外圍電路區(qū)中?？梢栽谔畛溆械谝粻奚鼘?2的第一導(dǎo)電層50上額外地形成第一導(dǎo)電層50。在這種情況下，因?yàn)閱卧獏^(qū)的管道柵完全地包圍管道溝道，所以可以改善單元電流。在第一導(dǎo)電層50之上交替地層疊第二犧牲層53和第二絕緣層54。形成在單元區(qū)中的第二犧牲層53用來(lái)保護(hù)將要在隨后的工藝中形成字線或選擇線的區(qū)域，而形成在外圍電路區(qū)中的第二犧牲層53用來(lái)保護(hù)要形成電容器的電極層或寄存器的寄存器層的區(qū)域。此外，形成在單元區(qū)中的第二絕緣層54用作用于將層疊的字線和選擇線彼此電隔離的層間絕緣層。形成在外圍電路區(qū)中的第二絕緣層54可以用作電介質(zhì)層或?qū)娱g絕緣層，所述電介質(zhì)層每個(gè)都設(shè)置在電容器的層疊的電極層之間，所述層間絕緣層用于將層疊的寄存器層彼此隔離。如圖6A和圖6B所示，可以通過(guò)刻蝕第二犧牲層53和第二絕緣層54來(lái)形成第二溝槽。第二溝槽可以被布置成矩陣形式。此外，在單元區(qū)中，每個(gè)第一溝槽與一對(duì)第二溝槽耦接。去除暴露在單元區(qū)中所形成的第二溝槽的底部的第一犧牲層52。結(jié)果，在單元區(qū)中形成多個(gè)大體U形的溝槽，每個(gè)大體U形的溝槽包括一對(duì)第二溝槽和第一溝槽。
在單元區(qū)中的大體U形溝槽和外圍電路區(qū)中的第二溝槽的內(nèi)表面上形成絕緣層55。形成在單元區(qū)中的絕緣層55用作存儲(chǔ)器單元的電荷阻擋層、電荷陷阱層以及隧道絕緣層。在絕緣層55上形成半導(dǎo)體層56。形成在單元區(qū)中的半導(dǎo)體層56用作存儲(chǔ)器單元的溝道CH，而形成在外圍電路區(qū)中的半導(dǎo)體層56用作支撐插塞SP。例如，半導(dǎo)體層56可以由多晶硅層形成。示出形成在單元區(qū)中的大體U形溝槽和形成在外圍電路區(qū)中的第二溝槽的中心部分被半導(dǎo)體層56完全地填充，但是半導(dǎo)體層56的中心部分可以開(kāi)放，并且可以用額外的絕緣層來(lái)填充開(kāi)放的中心部分。在附圖中，在形成第二溝槽的工藝中被刻蝕的第二犧牲層和第二絕緣層分別由“53A”和“54A”來(lái)標(biāo)記。如圖7A和圖7B所示，通過(guò)刻蝕第二犧牲層53A和第二絕緣層54A來(lái)將邊緣區(qū)階梯式地圖案化。這個(gè)工藝是為了形成層疊在單元區(qū)中的字線的接觸焊盤(pán)和層疊在外圍電路區(qū)中的電極層或寄存器層的接觸焊盤(pán)。接著，通過(guò)刻蝕第二犧牲層53A和第二絕緣層54A來(lái)形成第一至第三縫隙Sf S3。這里，可以同時(shí)或分開(kāi)形成第一至第三縫隙Sf S3?？梢酝ㄟ^(guò)刻蝕形成在單元區(qū)中的第二犧牲層53A和第二絕緣層54A來(lái)形成第三縫隙S3，并且第三縫隙S3被配置成將相鄰的存儲(chǔ)塊彼此分開(kāi)。此外，可以通過(guò)刻蝕形成在外圍電路區(qū)中的第二犧牲層53A和第二絕緣層54A來(lái)形成第三縫隙S3，并且第三縫隙S3被配置成將彼此相鄰的電容器結(jié)構(gòu)A分開(kāi)或?qū)⒈舜讼噜彽募拇嫫鹘Y(jié)構(gòu)B分開(kāi)。形成在單元區(qū)中的每個(gè)第一縫隙SI形成在存儲(chǔ)塊的中心區(qū)中所形成的溝道CH之間。此外，形成在外圍電路區(qū)中的每個(gè)第一縫隙Si形成在支撐插塞SP之間，所述支撐插塞SP設(shè)置在電容器結(jié)構(gòu)A或寄存器結(jié)構(gòu)B的中心區(qū)中。盡管在附圖中未示出，但是一個(gè)或更多個(gè)第二縫隙S2還可以形成在外圍電路區(qū)中，并且可以設(shè)置在電容器結(jié)構(gòu)A或寄存器結(jié)構(gòu)B的邊緣區(qū)ERl和ER2中。第二縫隙S2可以被階梯式地圖案化成孔形，并且形成在各個(gè)層中。一個(gè)或更多個(gè)第二縫隙S2可以被布置成交錯(cuò)的形式。在附圖中，刻蝕的第二犧牲層由“53B”來(lái)標(biāo)記，而刻蝕的第二絕緣層由“54B”來(lái)標(biāo)記。如圖8A和圖8B所示，刻蝕暴露在第一至第三縫隙Sf S3的內(nèi)壁的第二犧牲層53B。這里，刻蝕第二犧牲層53B使得設(shè)置在單元區(qū)和外圍電路區(qū)中的中心區(qū)的第二犧牲層53B被完全地去除，但是第二犧牲層53B保留在設(shè)置在單元區(qū)和外圍電路區(qū)中的邊緣區(qū)的部分中，例如，邊緣區(qū)的中心部分。因此，在邊緣區(qū)中的第二絕緣層54B由其余的第二犧牲層53C來(lái)支持。如圖9A和圖9B所示，用第二導(dǎo)電層57來(lái)填充第二犧牲層53B的刻蝕的區(qū)域，然后用第三絕緣層58來(lái)填充第一至第三縫隙Sf S3。這里，掩埋在單元區(qū)中的第二導(dǎo)電層57用作字線WL和選擇線SL。例如，形成在頂部的第二導(dǎo)電層57中的至少一個(gè)可以用作選擇線SL，而其余的導(dǎo)電層57可以用作字線WL。此外，掩埋在外圍電路區(qū)中的第二導(dǎo)電層57可以用作寄存器層Rf R4或電容器的電極層Ε1 Ε4。
另外，單元區(qū)的存儲(chǔ)塊和外圍電路區(qū)的電容器結(jié)構(gòu)A和寄存器結(jié)構(gòu)B具有相同的層疊結(jié)構(gòu)。因此，僅與存儲(chǔ)塊中所包括的字線相對(duì)應(yīng)的導(dǎo)電層可以用作電極層和寄存器層，或者與字線和選擇線相對(duì)應(yīng)的全部導(dǎo)電層可以用作電極層和寄存器層。盡管在附圖中未示出，但是在包括可形成有第二導(dǎo)電層57和第三絕緣層58的結(jié)果的整個(gè)結(jié)構(gòu)上形成第二層間絕緣層。暴露出字線、電極層或寄存器層的表面的接觸孔可以通過(guò)刻蝕第二層間絕緣層和第二絕緣層54B來(lái)形成。接觸插塞可以通過(guò)用導(dǎo)電層填充接觸孔，而形成在各個(gè)接觸孔中。形成在單元區(qū)中的接觸插塞與字線WL的各個(gè)接觸焊盤(pán)耦接，而形成在外圍電路區(qū)中的接觸插塞CP與電極層Ef E4或寄存器層R1 R4的各個(gè)接觸焊盤(pán)耦接。線可以形成在接觸插塞中，并與形成在單元區(qū)中和外圍電路區(qū)中的接觸插塞耦接。根據(jù)一個(gè)實(shí)施例，可以同時(shí)形成單元區(qū)中的存儲(chǔ)器單元和外圍電路區(qū)中的電容器或寄存器。因此，可以減小單元區(qū)與外圍電路區(qū)之間的水平差，并且可以簡(jiǎn)化制造3D非易失性存儲(chǔ)器件的工藝。圖10示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)系統(tǒng)的結(jié)構(gòu)。如圖10所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的存儲(chǔ)系統(tǒng)100可以包括非易失性存儲(chǔ)器件120和存儲(chǔ)器控制器110。非易失性存儲(chǔ)器件120被配置成包括參照與圖2A、2B以及4A至9B相關(guān)的各種實(shí)施例描述的電容器結(jié)構(gòu)，或參照?qǐng)D3A至9B相關(guān)的各種實(shí)施例描述的寄存器結(jié)構(gòu)。在各種實(shí)施例中，非易失性存儲(chǔ)器件120可以是包括多個(gè)快閃存儲(chǔ)器芯片的多芯片封裝。存儲(chǔ)器控制器110被配置成控制非易失性存儲(chǔ)器件120，并且可以包括SRAM 111、中央處理單元(CPU) 112、主機(jī)接口( I/F) 113、糾錯(cuò)碼(ECC)電路114以及存儲(chǔ)器接口( I/F)115。SRAM 111可以用作CPU 112的操作存儲(chǔ)器。CPU 112執(zhí)行用于存儲(chǔ)器控制器110的數(shù)據(jù)交換的整體控制操作。主機(jī)I/F 113被配備有對(duì)存儲(chǔ)系統(tǒng)100進(jìn)行訪問(wèn)的主機(jī)的數(shù)據(jù)交換協(xié)議。此外，ECC電路114檢測(cè)并校正從非易失性存儲(chǔ)器件120中讀取的數(shù)據(jù)中的錯(cuò)誤。存儲(chǔ)器I/F 115執(zhí)行與非易失性存儲(chǔ)器件120的接口。存儲(chǔ)器控制器110還可以包括用于儲(chǔ)存與主機(jī)接口的碼數(shù)據(jù)的ROM。如上述配置的存儲(chǔ)系統(tǒng)100可以是結(jié)合了非易失性存儲(chǔ)器件120和控制器110的存儲(chǔ)卡或固態(tài)盤(pán)(SSD)。例如，如果存儲(chǔ)系統(tǒng)100是SSD，則存儲(chǔ)器控制器110可以經(jīng)由諸如USB、MMC、PC1-E、SATA、PATA、SCS1、ESDI以及IDE的各種接口協(xié)議中的一種與外部(例如，主機(jī))通信。圖11示出根據(jù)本發(fā)明的一個(gè)實(shí)施例的計(jì)算系統(tǒng)的結(jié)構(gòu)。如圖11所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例的計(jì)算系統(tǒng)200可以包括CPU 220、RAM230、用戶接口 240、調(diào)制解調(diào)器250以及存儲(chǔ)系統(tǒng)210，它們?nèi)颗c系統(tǒng)總線260電耦接。如果計(jì)算系統(tǒng)200是移動(dòng)設(shè)備，則計(jì)算系統(tǒng)200還可以包括用于供應(yīng)操作電壓給計(jì)算系統(tǒng)200的電池。計(jì)算系統(tǒng)200還可以包括應(yīng)用芯片組，照相機(jī)圖像處理器(CIS)、移動(dòng)DRAM
坐寸ο存儲(chǔ)系統(tǒng)210可以包括如參照?qǐng)D10所描述的非易失性存儲(chǔ)器件212和存儲(chǔ)器控制器211。此外，可以利用各種形式的封裝來(lái)安裝根據(jù)本發(fā)明的一個(gè)實(shí)施例的非易失性存儲(chǔ)器件和存儲(chǔ)器控制器。例如，利用層疊封裝(package on package, PoP)、球柵陣列(ballgrid array，BGA)、芯片級(jí)封裝(chip scale package，CSP)、塑料引線芯片載體(plasticleaded chip carrier，PLCC)、塑料雙列直插式封裝(plastic dual in-Kine package，PDIP)、板上芯片(chip on board，COB)、陶瓷雙列直插式封裝(ceramic dual in-linepackage，CERDIP)、塑料度量四方扁平封裝(plastic metric quad flat pack，P-MQFP)、薄型四方扁平封裝(thin quad flatpack，TQFP)、小外型封裝(small outline package，SOP)、收縮型小外型封裝(shrink small outline package，SSOP)、薄型小外型封裝(thinsmall outline package，TSOP)、薄型四方扁平封裝(thin quad flatpack，TQFP)、系統(tǒng)封裝(system in package，SIP)、多芯片封裝(mult1-chip package，MCP)、晶圓級(jí)制造封裝(wafer-level fabricated package，WFP)或晶圓級(jí)處理層疊封裝(wafer-level processedstack package, WSP)來(lái)安裝非易失性存儲(chǔ)器和存儲(chǔ)器控制器。根據(jù)這種技術(shù)，通過(guò)形成包括交替層疊的電極層和電介質(zhì)層的3D非易失性存儲(chǔ)器件的電容器，可以減小單元區(qū)與外圍電路區(qū)之間的水平差。此外，通過(guò)形成包括交替層疊的電極層和電介質(zhì)層的3D非易失性存儲(chǔ)器件的寄存器，可以減小在單元區(qū)與外圍電路區(qū)之間的水平差。
權(quán)利要求
1.一種半導(dǎo)體器件的電容器，包括: 電容器結(jié)構(gòu)，在所述電容器結(jié)構(gòu)上限定有邊緣區(qū)和設(shè)置在所述邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述電容器結(jié)構(gòu)被配置成包括交替層疊的電極層和電介質(zhì)層； 犧牲層，所述犧牲層設(shè)置在所述電容器結(jié)構(gòu)的所述邊緣區(qū)中的各個(gè)電極層內(nèi)；以及支撐插塞，所述支撐插塞形成在所述電容器結(jié)構(gòu)的所述中心區(qū)中，并且被配置成穿通所述電極層和所述電介質(zhì)層。
2.如權(quán)利要求1所述的電容器，還包括: 接觸插塞，所述接觸插塞與在所述邊緣區(qū)處的所述電極層耦接，其中，所述接觸插塞中的至少一個(gè)形成在所述電容器結(jié)構(gòu)的每層中；以及線，所述線與各個(gè)接觸插塞耦接。
3.如權(quán)利要求1所述的電容器，還包括: 第一縫隙，所述第一縫隙形成在所述電容器結(jié)構(gòu)的所述中心區(qū)中，并且所述第一縫隙每個(gè)都被設(shè)置在所述支撐插塞之間； 一個(gè)或更多個(gè)第二縫隙，所述一個(gè)或更多個(gè)第二縫隙形成在所述電容器結(jié)構(gòu)的邊緣區(qū)中；以及 絕緣層，所述絕緣層掩埋在所述第一縫隙和所述一個(gè)或更多個(gè)第二縫隙中。
4.如權(quán)利要求3所述的電容器，其中: 所述第一縫隙每個(gè)都具有線形，以及 所述第二縫隙每個(gè)都具有孔形。
5.—種半導(dǎo)體器件的寄存器,包括: 寄存器結(jié)構(gòu)，在所述寄存器結(jié)構(gòu)中限定有邊緣區(qū)和設(shè)置在所述邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述寄存器結(jié)構(gòu)被配置成包括交替層疊的寄存器層和層間絕緣層； 犧牲層，所述犧牲層設(shè)置在所述寄存器結(jié)構(gòu)的所述邊緣區(qū)中的各個(gè)寄存器層內(nèi)；以及支撐插塞，所述支撐插塞形成在所述寄存器結(jié)構(gòu)的所述中心區(qū)中，并且被配置成穿通所述寄存器層和所述層間絕緣層。
6.如權(quán)利要求5所述的寄存器，還包括: 接觸插塞，所述接觸插塞與在所述邊緣區(qū)處的所述寄存器層耦接，其中，所述接觸插塞中的至少一個(gè)形成在所述電容器結(jié)構(gòu)的每層中；以及 線，所述線被配置成將形成在兩個(gè)連續(xù)的層中的所述接觸插塞耦接。
7.如權(quán)利要求5所述的寄存器，還包括: 第一縫隙，所述第一縫隙形成在所述寄存器結(jié)構(gòu)的所述中心區(qū)中，并且每個(gè)第一縫隙被設(shè)置在所述支撐插塞之間； 一個(gè)或更多個(gè)第二縫隙，所述一個(gè)或更多個(gè)第二縫隙形成在所述寄存器結(jié)構(gòu)的所述邊緣區(qū)中；以及 絕緣層，所述絕緣層掩埋在所述第一縫隙和所述一個(gè)或更多個(gè)第二縫隙中。
8.如權(quán)利要求7所述的寄存器，其中: 所述第一縫隙每個(gè)都具有線形，以及所述第二縫隙每個(gè)都具有孔形。
9.一種存儲(chǔ)系統(tǒng)，包括: 非易失性存儲(chǔ)器件，所述非易失性存儲(chǔ)器件被配置成包括電容器，所述電容器包括電容器結(jié)構(gòu)、犧牲層以及支撐插塞，在所述電容器結(jié)構(gòu)上限定有邊緣區(qū)和在所述邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述電容器結(jié)構(gòu)被配置成包括交替層疊的電極層和電介質(zhì)層，所述犧牲層設(shè)置在所述電容器結(jié)構(gòu)的所述邊緣區(qū)中的各個(gè)電極層內(nèi)，所述支撐插塞形成在所述電容器結(jié)構(gòu)的所述中心區(qū)中，并且被配置成穿通所述電極層和所述電介質(zhì)層；以及 存儲(chǔ)器控制器，所述存儲(chǔ)器控制器被配置成控制非易失性存儲(chǔ)器件。
10.一種存儲(chǔ)系統(tǒng)，包括: 非易失性存儲(chǔ)器件，所述非易失性存儲(chǔ)器件被配置成包括寄存器，所述寄存器包括寄存器結(jié)構(gòu)、犧牲層以及支撐插塞，在所述寄存器結(jié)構(gòu)上限定有邊緣區(qū)和在所述邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述寄存器結(jié)構(gòu)被配置成包括交替層疊的寄存器層和層間絕緣層，所述犧牲層設(shè)置在所述寄存器結(jié)構(gòu)的所述邊緣區(qū)中的各個(gè)寄存器層內(nèi)，所述支撐插塞形成在所述寄存器結(jié)構(gòu)的所述中心區(qū)中，并且被配置成穿通所述寄存器層和所述層間絕緣層；以及 存儲(chǔ)器控制器，所述存儲(chǔ)器控制器被配置成控制所述非易失性存儲(chǔ)器件。
11.一種形成半導(dǎo)體器件的電容器的方法，所述方法包括以下步驟: 形成電容器結(jié)構(gòu)，所述電容器結(jié)構(gòu)上限定有邊緣區(qū)和在所述邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化，并且所述電容器結(jié)構(gòu)被配置成包括交替層疊的犧牲層和電介質(zhì)層以及位于所述中心區(qū)中的支撐插塞； 形成第一縫隙和一個(gè)或更多個(gè)第二縫隙，所述第一縫隙每個(gè)都位于所述中心區(qū)的所述支撐插塞之間，所述一個(gè)或更多個(gè)第二縫隙通過(guò)刻蝕所述犧牲層和所述電介質(zhì)層而位于所述邊緣區(qū)中； 刻蝕暴露在所述第一縫隙和所述第二縫隙中的所述犧牲層，使得所述中心區(qū)的所述犧牲層被完全地去除，而所述邊緣區(qū)的所述犧牲層部分地保留下來(lái)；以及 通過(guò)用導(dǎo)電層填充所述犧牲層的刻蝕的區(qū)域，來(lái)形成用于電容器的電極層。
12.如權(quán)利要求11所述的方法，其中，形成所述電容器結(jié)構(gòu)的步驟包括以下步驟: 交替地形成所述犧牲層和所述電介質(zhì)層； 形成所述支撐插塞，所述支撐插塞被配置成穿通所述犧牲層和所述電介質(zhì)層，并且位于所述中心區(qū)中；以及 通過(guò)刻蝕所述犧牲層和所述電介質(zhì)層來(lái)將所述邊緣區(qū)階梯式地圖案化。
13.如權(quán)利要求11所述的方法，還包括以下步驟: 在形成有用于所述電容器的所述電極層的所得結(jié)構(gòu)上形成層間絕緣層； 通過(guò)刻蝕所述層間絕緣層，分別在所述電容器結(jié)構(gòu)的所述邊緣區(qū)中形成暴露出用于所述電容器的所述電極層的接觸孔； 通過(guò)用導(dǎo)電層填充所述接觸孔，在各個(gè)接觸孔中形成接觸插塞，其中，所述接觸插塞與在所述邊緣區(qū)處的所述電極層耦接，并且在所述電容器結(jié)構(gòu)的每層中形成所述接觸插塞中的至少一個(gè)；以及形成與各個(gè)接觸插塞耦接的線。
14.如權(quán)利要求11所述的方法，其中: 所述第一縫隙每個(gè)都具有線形，以及 所述第二縫隙每個(gè)都具有孔形。
15.如權(quán)利要求11所述的方法，其中，所述電容器結(jié)構(gòu)位于襯底的外圍電路區(qū)中，并且在形成位于所述襯底的單元區(qū)中的存儲(chǔ)器單元時(shí)形成。
16.一種形成半導(dǎo)體器件的寄存器的方法，所述方法包括以下步驟: 形成寄存器結(jié)構(gòu)，所述寄存器結(jié)構(gòu)被配置成包括交替層疊的犧牲層和層間絕緣層、位于中心區(qū)的支撐插塞以及邊緣區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化； 形成第一縫隙和一個(gè)或更多個(gè)第二縫隙，所述每個(gè)第一縫隙位于所述中心區(qū)的所述支撐插塞之間，所述一個(gè)或更多個(gè)第二縫隙通過(guò)刻蝕所述犧牲層和所述層間絕緣層而位于所述邊緣區(qū)中； 刻蝕在所述第一縫隙和所述第二縫隙中暴露出的所述犧牲層，使得所述中心區(qū)的所述犧牲層被完全地去除，而所述邊緣區(qū)的所述犧牲層則部分地保留下來(lái)；以及通過(guò)用導(dǎo)電層填充所述犧牲層的刻蝕的區(qū)域來(lái)形成寄存器層。
17.如權(quán)利要求16所述的方法，其中，形成所述寄存器結(jié)構(gòu)的步驟包括以下步驟: 交替地形成所述犧牲層和所述層間絕緣層； 形成支撐插塞，所述支撐插塞被配置成穿通所述犧牲層和所述層間絕緣層，并且位于所述中心區(qū)中；以及 通過(guò)刻蝕所述犧牲層和所 述層間絕緣層，將所述邊緣區(qū)階梯式地圖案化。
18.如權(quán)利要求16所述的方法，還包括以下步驟: 在形成有所述寄存器層的結(jié)果上形成層間絕緣層； 通過(guò)刻蝕所述層間絕緣層，在所述寄存器結(jié)構(gòu)的所述邊緣區(qū)中分別形成暴露出所述寄存器層的接觸孔； 通過(guò)用導(dǎo)電層填充所述接觸孔，在所述各個(gè)接觸孔中形成接觸插塞，其中，所述接觸插塞與在所述邊緣區(qū)處的所述電極層耦接，并且在所述寄存器結(jié)構(gòu)的每層中形成所述接觸插塞中的至少一個(gè)；以及 形成線，所述線每個(gè)都被配置成將所述接觸插塞之中的形成在不同層中的兩個(gè)接觸插塞奉禹接。
19.如權(quán)利要求16所述的方法，其中: 所述第一縫隙每個(gè)都具有線形，以及 所述第二縫隙每個(gè)都具有孔形。
20.如權(quán)利要求16所述的方法，其中，所述寄存器結(jié)構(gòu)位于襯底的外圍電路區(qū)中，并且在形成位于所述襯底的單元中的存儲(chǔ)器單元時(shí)形成。
全文摘要
本發(fā)明公開(kāi)了一種半導(dǎo)體器件的電容器，所述電容器包括電容器結(jié)構(gòu)，所述電容器結(jié)構(gòu)被配置成包括交替層疊的電極層和電介質(zhì)層、邊緣區(qū)以及設(shè)置在邊緣區(qū)之間的中心區(qū)，所述邊緣區(qū)每個(gè)都被階梯式圖案化；犧牲層，所述犧牲層設(shè)置在電容器結(jié)構(gòu)的邊緣區(qū)中的各個(gè)電極層內(nèi)；以及支撐插塞，所述支撐插塞形成在電容器結(jié)構(gòu)的中心區(qū)中，并且被配置成穿通電極層和電介質(zhì)層。
文檔編號(hào)H01L27/115GK103165619SQ20121044704
公開(kāi)日2013年6月19日 申請(qǐng)日期2012年11月9日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者樸仙美, 吳尚炫, 李相范 申請(qǐng)人:愛(ài)思開(kāi)海力士有限公司