專利名稱：一種多端口寄存器堆存儲(chǔ)單元及其布局布線方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路存儲(chǔ)單元設(shè)計(jì)技術(shù)領(lǐng)域，具體涉及一種寄存器堆和隨機(jī)靜態(tài)存儲(chǔ)單元。
背景技術(shù)：
寄存器堆是處理器中第一級(jí)存儲(chǔ)單元，它要求面積小，速度快，功耗小。寄存器堆的速度及功耗對(duì)處理器的性能起著決定性作用。隨著工藝的發(fā)展，處理器的工作頻率越來越高，這對(duì)寄存器文件的工作頻率和功耗提出了極大的要求。圖1展示了傳統(tǒng)的6管寄存器堆存儲(chǔ)單元的電路結(jié)構(gòu)圖。PMOS管100、101和NMOS 管102、103構(gòu)成了相互耦合的反相器，形成存儲(chǔ)節(jié)點(diǎn)150和151，用于存儲(chǔ)一位二進(jìn)制數(shù)。 NMOS管104和105為存取晶體管，其柵端連接字線WL，源端連接位線BL和BLB，漏端分別和存儲(chǔ)節(jié)點(diǎn)151、151相連，可以寫入或讀出一組數(shù)據(jù)。在讀操作時(shí)，由于沒有隔離管，所以位線上的電壓可能會(huì)影響存儲(chǔ)的數(shù)據(jù)，造成讀破壞。另外，該存儲(chǔ)單元只能支持單端口的讀寫，這對(duì)具有超標(biāo)量、流水線等功能的處理器形成了瓶頸。在多端口寄存器堆存儲(chǔ)單元的設(shè)計(jì)中，增加的讀端口數(shù)對(duì)存儲(chǔ)單元的穩(wěn)定性提出了更高的要求，而傳統(tǒng)的存儲(chǔ)單元，隨著端口數(shù)增加，穩(wěn)定性變差，所以需要設(shè)計(jì)一種應(yīng)用于多端口寄存器堆，具有極小面積并且穩(wěn)定的存儲(chǔ)單元。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種多端口寄存器堆存儲(chǔ)單元及其布局布線方法。本發(fā)明提出的寄存器堆存儲(chǔ)單元，由16個(gè)NMOS管和2個(gè)PMOS管構(gòu)成，其中4個(gè) NMOS管和2個(gè)PMOS管構(gòu)成耦合的反相器，形成真存儲(chǔ)節(jié)點(diǎn)和偽存儲(chǔ)節(jié)點(diǎn)；寫端口共有2個(gè)， 每個(gè)寫端口均由2個(gè)NMOS寫存取管構(gòu)成，這2個(gè)NMOS管的源端連接兩條寫位線，漏端分別連接真存儲(chǔ)和偽存儲(chǔ)節(jié)點(diǎn)，柵端連接同一條寫字線；讀端口共有四個(gè)，每個(gè)端口均由一個(gè) NMOS讀存取管和一個(gè)NMOS讀隔離管構(gòu)成，讀存取管的源端連接讀位線，漏端和讀隔離管的漏端相連，柵端和讀字線相連，讀隔離管的源端和地線VSS相連，其柵端和真存儲(chǔ)節(jié)點(diǎn)或偽存儲(chǔ)節(jié)點(diǎn)相連。本發(fā)明提出的上述寄存器堆存儲(chǔ)單元的布局布線方法，包括下列步驟提供對(duì)應(yīng)于所述寄存器堆存儲(chǔ)單元的具有N阱，多晶硅層，有源區(qū)層，通孔CT，接觸孔1 (VIAl)和金屬層1 (M1)，在垂直方向上形成地線VSS的版圖；在上述版圖上布接觸孔2 (VIA2)和金屬層2 (M2)，在水平方向上形成寫字線和電源線VDD;在上述版圖上布接觸孔3 (VIA3)和金屬層3 (M3)，在垂直方向上形成位線；在上述版圖上布觸孔4 (VIA4)和金屬層4 (M4)，在水平方向上形成讀字線。根據(jù)本發(fā)明的布局布線方法，同一行存儲(chǔ)單元可共享讀晶體管的柵端。根據(jù)本發(fā)明的布局布線方法，同一列存儲(chǔ)單元可共享讀晶體管和寫晶體管的源端。
根據(jù)本發(fā)明的布局布線方法，讀字線和寫字線處于不同金屬層。根據(jù)本發(fā)明的寄存器堆存儲(chǔ)單元，具有上下對(duì)稱和左右對(duì)稱的結(jié)構(gòu)。本發(fā)明通過將構(gòu)成耦合反相器的晶體管由4個(gè)變成6個(gè)，極大化縮小了存儲(chǔ)單元的面積，并且提高了穩(wěn)定性。面積的減小又縮小了位線和字線的電容，進(jìn)而有效減小整個(gè)寄存器堆的功耗，提高了性能。與現(xiàn)有的方法相比，本發(fā)明提供的寄存器堆存儲(chǔ)單元及其布局布線方法，不但減小了由于通孔過多引入的額外電容電阻，而且可有效減小面積。不同的字線位于不同層，可有效降低由于字線數(shù)目過多導(dǎo)致單元面積增大的問題。


圖1是傳統(tǒng)的6管存儲(chǔ)單元的電路圖。圖2是改進(jìn)的18管多端口寄存器堆存儲(chǔ)單元電路圖。圖3是圖2所示的單元的N阱、有源區(qū)、多晶硅層、CT、M1的版圖。圖4是在圖3所示的版圖上布好VIAl、M2的版圖。圖5是在圖4所示的版圖上布好VIA3、M3的版圖。圖6是在圖5所示的版圖上布好VIA4、M4的版圖。圖7是同一列存儲(chǔ)單元共享讀寫晶體管漏端的版圖。圖8是同一行存儲(chǔ)單元共享讀晶體管柵端的版圖。
具體實(shí)施例方式本發(fā)明描述了一種多端口寄存器堆存儲(chǔ)單元，并且描述了其布局布線方法。以下闡述了本發(fā)明的設(shè)計(jì)實(shí)例。圖2展示了具有防止讀破壞的多端口寄存器堆存儲(chǔ)單元電路圖。PMOS管200、201 和NMOS管202-205構(gòu)成了一對(duì)耦合的反相器，并形成存儲(chǔ)節(jié)點(diǎn)250、251。寫晶體管206、207 的柵端連接WWL1，源端分別連接兩條寫位線WBLl和WBLB1，漏端分別連接存儲(chǔ)節(jié)點(diǎn)250和 251，這樣形成了一個(gè)寫端口 ；另一個(gè)寫端口也以同樣的方式構(gòu)成，寫晶體管208、209的柵端連接WWL2，源端分別連接兩條寫位線WBL2和WBLB2，漏端分別連接存儲(chǔ)節(jié)點(diǎn)250和251。 讀晶體管214的柵端連接讀字線RWL1，源端連接讀位線RBL1，漏端和讀隔離管210的漏端相連，讀隔離管210的柵端和存儲(chǔ)節(jié)點(diǎn)251相連，源端和地線VSS相連，這樣形成了一個(gè)讀端口 ；另外三個(gè)讀端口也以同樣的方式構(gòu)成，讀晶體管215、216、217的柵端分別連接讀字線RWL2、RWL3、RWL4，源端分別連接讀位線RBL2、RBL3、RBL4，漏端分別和讀隔離管211、212、 213的漏端相連，讀隔離管211、212、213的源端和地線VSS相連，柵端分別和存儲(chǔ)節(jié)點(diǎn)251、 250、250 相連。與傳統(tǒng)的結(jié)構(gòu)相比，該結(jié)構(gòu)的耦合反相器由6個(gè)晶體管構(gòu)成，提高了穩(wěn)定性；增加了讀隔離管210、211、212、213，可以有效的防止讀位線對(duì)耦合反相器的影響；每個(gè)讀晶體管連接一個(gè)讀隔離管，這樣當(dāng)四個(gè)端口同時(shí)讀該單元時(shí)，保證性能不會(huì)由于共享隔離管而降低。圖3展示了該存儲(chǔ)單元的N阱、多晶硅層、有源區(qū)、CT、VIA1和Ml的版圖。區(qū)域30 為N阱區(qū)，形成了 2個(gè)PMOS管300、301分別對(duì)應(yīng)晶體管200、201，它們共用源端、VIAl 320， 連接到Ml。緊靠PMOS管的是4個(gè)耦合的NMOS管302-305，分別對(duì)應(yīng)晶體管202-205。晶
4體管300、302、303分別通過VIAl 321、322、323共同連接到由Ml構(gòu)成的區(qū)域2上；晶體管301、304、305分別通過VIAl 324、325、3 共同連接到由Ml構(gòu)成的區(qū)域3上。多晶硅 318、319為柵端，分別通過CT 327、3觀相連與區(qū)域2、3相連，這樣形成了存儲(chǔ)單元的核心， 即耦合的反相器。再往外延伸，靠近耦合NMOS管的是4個(gè)寫晶體管306-309，分別對(duì)應(yīng)晶體管206-209，其漏端分別與晶體管302-305共享，源端分別通過VIAl 329-332連接到Ml上。 晶體管306、307的柵端通過CT 333,334,Ml連在一起，308,309的柵端通過CT 335,336,Ml 連在一起，這樣寫電路也基本完成。最外層的是讀電路。由多晶硅層318、319連接的是讀隔離管310-313，分別對(duì)應(yīng)晶體管210-213。310、312、302、304共用漏端，并通過VIAl 337 連接到￥55;311、313、303、305共用漏端，并通過乂1八1 338連接到VSS。四角的四個(gè)晶體管 314-317為讀晶體管，分別對(duì)應(yīng)晶體管214-217，其分別與晶體管310-313共享漏端，其源端分別通過VIAl 339-342連接到Ml，其柵端分別通過CT 343-346連接到Ml。這樣基本布局圖基本完成。圖4展示了在圖3基礎(chǔ)上布好VIA2和M2的版圖，中間的連線400為VDD，通過位于版圖中心的VIA2 401連接到內(nèi)部VDD上。兩邊的連線402、403為兩條寫字線，分別通過VIA2 404,405連接到內(nèi)部寫字線上。由于位線和讀字線需要連接高層金屬，所以VIA2 406-413用于連接位線，VIA2 414-417用于連接讀字線。這樣寫字線和VDD的布線已經(jīng)完成，下面需要對(duì)位線和讀字線進(jìn)行布線。圖5展示了在圖4基礎(chǔ)上布好VIA3和M3的版圖，500-503為四條寫位線，分別通過VIA3 504-507連接到內(nèi)部寫位線上。508-511為四條讀位線，通過VIA3 512-515連接到內(nèi)部讀位線上。VIA3 516-519用于連接更高金屬層的讀字線。圖6展示了在圖5基礎(chǔ)上布好VIA4和M4的版圖，四條線600-603均為讀字線，分別通過VIA4 604-607連接到內(nèi)部讀字線上。這樣單個(gè)存儲(chǔ)單元的布局布線圖基本完成。圖7展示了同一列共享讀和寫晶體管源端的版圖，區(qū)域700中的N阱、有源區(qū)、 VIA1-VIA3.M1-M3 均被共享。圖8展示了同一行共享讀晶體管柵端的版圖，區(qū)域800中的多晶硅層、CT、 VIA1-VIA4.M1-M4 均被共享。
權(quán)利要求
1.一種多端口寄存器堆存儲(chǔ)單元，其特征在于由16個(gè)匪OS管和2個(gè)PMOS管組成，其中4個(gè)匪OS管和2個(gè)PMOS管構(gòu)成耦合的反相器，形成真存儲(chǔ)節(jié)點(diǎn)和偽存儲(chǔ)節(jié)點(diǎn)；其寫端口共有2個(gè)，每個(gè)寫端口均由2個(gè)NMOS寫存取管構(gòu)成，這2個(gè)NMOS管的源端連接兩條寫位線，漏端分別連接真存儲(chǔ)和偽存儲(chǔ)節(jié)點(diǎn)，柵端連接同一條寫字線；其讀端口共有四個(gè)，每個(gè)端口均由一個(gè)NMOS讀存取管和一個(gè)NMOS讀隔離管構(gòu)成，讀存取管的源端連接讀位線，漏端和讀隔離管的漏端相連，柵端和讀字線相連，讀隔離管的源端和地線VSS相連，其柵端和真存儲(chǔ)節(jié)點(diǎn)或偽存儲(chǔ)節(jié)點(diǎn)相連。
2.如權(quán)利要求1所述的多端口寄存器堆存儲(chǔ)單元的布局布線方法，其特征在于包括下列步驟提供對(duì)應(yīng)于所述寄存器堆存儲(chǔ)單元的具有N阱，有源區(qū)層，多晶硅層，通孔(CT)，接觸孔1 (VIAl)和金屬層1 (Ml)的版圖；并在垂直方向上形成地線VSS的版圖；在上述版圖上布接觸孔1 (VIA2)和金屬層2 (M2)，在水平方向上形成寫字線和電源線 VDD的版圖；在上述版圖上布接觸孔2 (VIA3)和金屬層3 (M3)，在垂直方向上形成位線的版圖；在上述版圖上布接觸孔3 (VIA4)和金屬層4 (M4)，在水平方向上形成讀字線的版圖。
3.根據(jù)權(quán)利要求2所述的多端口寄存器堆存儲(chǔ)單元的布局布線方法，其特征在于同一行存儲(chǔ)單元共享讀晶體管的柵端。
4.根據(jù)權(quán)利要求2所述的多端口寄存器堆存儲(chǔ)單元的布局布線方法，其特征在于同一列存儲(chǔ)單元共享讀晶體管和寫晶體管的源端。
全文摘要
本發(fā)明屬于集成電路存儲(chǔ)單元設(shè)計(jì)技術(shù)領(lǐng)域，具體為一種多端口寄存器堆存儲(chǔ)單元及其布局布線方法。耦合的反相器采用六管結(jié)構(gòu)，讀位線和耦合的反相器之間采用NMOS管隔離，以防止讀破壞。內(nèi)部連線和VSS全部采用金屬層1(M1)，有效的減小了布線層數(shù)。通過寫字線使用金屬層2(M2)，讀字線使用金屬層4(M4)布線，可以有效減少字線之間的耦合電容，并且減弱了由于字線數(shù)目增多造成的單元面積增大。VDD采用M2進(jìn)行水平方向布線，位線使用金屬層3(M3)進(jìn)行垂直方向布線。
文檔編號(hào)G11C7/18GK102385908SQ20111026185
公開日2012年3月21日 申請(qǐng)日期2011年9月6日 優(yōu)先權(quán)日2011年9月6日
發(fā)明者張星星, 張章, 張躍軍, 曾曉洋, 李毅, 熊保玉, 程旭, 虞志益, 韓軍 申請(qǐng)人:復(fù)旦大學(xué)