專利名稱：用于寄存器文件的可控制位線擺幅的存儲單元的制作方法
技術領域：
本發(fā)明屬于集成電路存儲單元設計技術領域，具體涉及一種寄存器文件及隨機靜 態(tài)存儲單元。
背景技術：
寄存器文件是處理器中第一級存儲單元，它要求面積小，速度快，功耗小。寄存器 文件的速度的功能及功耗對處理器的性能起著決定性作用。隨著工藝的發(fā)展，處理器的工 作頻率越來越高，這對寄存器文件的工作頻率和功耗提出了極大的要求。
圖1展示了傳統(tǒng)的8管寄存器文件存儲單元110。PMOS管100和NMOS管102構成一 個耦合至電源電壓和地之間的反相器，其柵端在節(jié)點109處相連，漏端節(jié)點108處相連；在 同樣的，PMOS管101和NMOS管103也構成一個耦合至電源電壓和地之間的反相器，其柵端 在節(jié)點108處相連，漏端節(jié)點109處相連。這四個晶體管構成了一堆耦合的反相器，其有兩 個存儲節(jié)點真存儲節(jié)點109和互補存儲節(jié)點108。寫電路由NMOS管106和107構成，它 們的柵端共同連到寫字線WWL上，晶體管107的漏端連到真寫位線WBL，源端連到真存儲節(jié) 點上；晶體管107的漏端連到互補寫位線WBLB，源端連到互補存儲節(jié)點上。寫操作時，字線 WffL選通晶體管106和107，將WBL和WBLB中的數(shù)據寫入存儲節(jié)點109和108。讀電路由 NMOS管104和105構成，它們的柵端共同連到讀字線RWL上，晶體管105的漏端連到真讀位 線RBL，源端連到真存儲節(jié)點上；晶體管104的漏端連到互補寫位線RBLB，源端連到互補存 儲節(jié)點上。讀操作時，字線RWL選通晶體管105和104，將真存儲節(jié)點和互補存儲節(jié)點上的 數(shù)據傳到真讀位線RBL和互補讀位線RBLB上。可見，這個存儲單元的缺點之一是寫操作和 讀操作相同，即讀操作開始時，真讀位線RBL和互補讀位線RBLB上的值會破壞真存儲和互 補存儲節(jié)點上的值，造成讀破壞。圖2展示了具有防止讀破壞的10管寄存器文件存儲單元210。與傳統(tǒng)的8管存 儲單元相比加入了讀隔離管207和208。讀隔離管208為NMOS晶體管，其柵端連接真存儲 節(jié)點201，其源端與地相連，讀晶體管209的源端現(xiàn)在與讀隔離管208的柵端相連，形成偽讀 存儲節(jié)點204。讀隔離管207為NMOS晶體管，其柵端連接互補存儲節(jié)點202，其源端與地相 連，讀晶體管206的源端現(xiàn)在與讀隔離管207的柵端相連，形成偽互補讀存儲節(jié)點203。讀 操作時，字線RWL選通晶體管206和209，讀位線RBL和互補讀位線根據偽讀存儲節(jié)點204 和偽互補存儲節(jié)點203上的數(shù)據進行選擇性的放電，由于讀位線與存儲節(jié)點相隔離，不會 找出讀破壞。然而由于讀隔離管207和208直接與地相連，所以讀位線放電速度較快，甚至 達到軌到軌的擺幅，造成較大的功耗損失。所以需要一種可減小位線放電速度的方法，以減 小功耗。

發(fā)明內容
本發(fā)明的目的在于提供一種可針對不同環(huán)境，不同應用情況，寄存器文件能發(fā)揮 出不同的性能的存儲器系統(tǒng)中的存儲單元。
本發(fā)明提出的存儲器系統(tǒng)中的存儲單元，是一種可控制擺幅的寄存器存儲單元， 包括
第一和第二反相器，所述第一和第二反相器經交叉耦合連接在電源電壓和電源地之 間，形成存儲單元核心電路，具有真存儲節(jié)點和互補存儲節(jié)點；
第一寫晶體管，其柵端連接在寫字線上，源端連接在真存儲節(jié)點上，漏端連接在第一寫 位線上；
第二寫晶體管，其柵端連接在寫字線上，源端連接在互補存儲節(jié)點上，漏端連接在第二 寫位線上；
第一讀隔離管，其柵端連接在真存儲節(jié)點上，用于隔離偽存儲節(jié)點和真存儲節(jié)點，并形 成第一偽地線；源端連接在第一偽地線上，漏端連接在第一偽存儲節(jié)點上；
第一讀晶體管，其柵端連接在讀字線上，用于連接偽存儲節(jié)點和第一讀位線；源端連接 偽存儲節(jié)點，漏端連接第一讀位線；所述第一偽地線經配置耦合到電源地線，或由模式控制 線控制經配置耦合到電源地線；該第一偽地線可由一列單元所共享；
第二讀隔離管，其柵端連接在互補存儲節(jié)點上，用于隔離偽互補存儲節(jié)點和互補存儲 節(jié)點，并形成第二偽地線；源端連接在第二偽地線上，漏端連接在第二偽存儲節(jié)點上；
第二讀晶體管，其柵端連接在讀字線上，用于連接偽互補存儲節(jié)點和第二讀位線；源端 連接在第二偽存儲節(jié)點上，漏端連接在第二讀位線上；所述第二偽地線經配置耦合到電源 地線，或由模式控制線控制經配置耦合到電源地線；該第二偽地線可由一列單元所共享。本發(fā)明提供的可控制擺幅的寄存器存儲單元，能夠限制讀位線的擺幅，降低寄存 器文件的功耗；另一方面，在某些特殊情況下，需要位線全擺幅以適應要求，本發(fā)明提供的 控制單元，可以很方便的實現(xiàn)位線的全擺幅與低擺幅之間的轉換。


圖1是傳統(tǒng)的8晶體管存儲單元的示意圖。圖2是能夠防止讀破壞的10管寄存器文件存儲單元的示意圖。圖3是能夠降低位線擺幅的單個寄存器文件存儲單元的示意圖。圖4是能夠降低位線擺幅的寄存器文件存儲單元陣列的示意圖。圖5是能夠調節(jié)位線擺幅的單個寄存器文件存儲單元的示意圖。圖6是能夠調節(jié)位線擺幅的寄存器文件存儲單元陣列的示意圖。
具體實施例方式本發(fā)明描述了一種能夠降低和調節(jié)讀位線擺幅的寄存器文件存儲單元。以下闡述 了本發(fā)明的各種實例及其中的設計思想。圖3示例性的表示了本發(fā)明第一實例的9管寄存器存儲單元311。該單元包括上 拉器件300和301，下拉器件302和303，寫控制器件304和305，讀控制器件308，讀隔離器 件309，讀下拉器件310。上拉器件300為PMOS晶體管，其源端與電源電壓VDD相連，下拉 器件302為NMOS晶體管，其源端與電源地GND相連，其漏端與上拉晶體管300的漏端在節(jié) 點313處相連，上拉器件300和下拉器件302的柵端在節(jié)點312處相連。上拉器件301為 PMOS晶體管，其源端與電源電壓VDD相連，下拉器件303為NMOS晶體管，其源級與電源地GND相連，其漏端與上拉晶體管301的漏端在節(jié)點312處相連，上拉器件301和下拉器件303 的柵端在節(jié)點313處相連。這樣四個晶體管300、301、302、303形成了一對耦合的反相器， 形成2個存儲節(jié)點真存儲節(jié)點312和互補存儲節(jié)點313。寫控制器件304和305為NMOS晶體管，他們的柵端共同連在寫字線WffL上；寫控 制器件304的源端連到互補存儲節(jié)點313上，漏端連到互補寫位線WBLB上；寫控制器件305 的源端連真存儲節(jié)點312上，源端連到真寫位線WBL上。寫操作時，寫字線WffL將寫控制器 件304和305選通，通過在真寫位線WBL和WBLB互補寫位線上施加相反的信號，將數(shù)據寫 入存儲節(jié)點312和313。讀控制器件308為NMOS晶體管，它柵端連在讀字線RWL上，漏端連到真讀位線BLB 上。讀隔離管309為NMOS晶體管，其柵端連接在真存儲節(jié)點312上，漏端與讀控制器件308 的源端在偽存儲節(jié)點314上相連，源端連接在偽地線節(jié)點315上。讀下拉器件為NMOS管， 其柵端與漏端共同接在偽地線節(jié)點315上，源端與地相連，該器件形成一個限流電阻，限制 位線上電流的放電速度。這樣位線的擺幅就大大減小，從而極大地減小了功耗。圖4示例性的表示了本發(fā)明第二實例寄存器存儲單元陣列423。它由兩個存儲單 元421和422以及一個下拉器件420構成。下拉器件420的柵端和漏端共同連接在偽地線 節(jié)點似4上，源端連接在地上。與第一實例相比，其特點在于每列存儲單元共享一個下拉 器件420。寫操作時，字線WffLl選通晶體管404和405，然后根據WBL和WBLB上的電平，將 數(shù)據寫入存儲節(jié)點400和401 ；或者字線WWL2選通晶體管414和415，然后根據WBL和WBLB 上的電平，將數(shù)據寫入存儲節(jié)點410和411。讀操作時，字線RWLl選通晶體管408或字線 RWL2選通晶體管418，然后根據偽存儲節(jié)點425或似6上的值，對位線RBL進行放電。由于 每次只有一個存儲單元421或存儲單元422導通，所以共享一個讀下拉器件420并不會對 放電速度有很大影響。這樣可以在節(jié)省面積的情況下，達到與第一實例相同的效果。圖5示例性的表示了本發(fā)明第三實例的11管寄存器存儲單元513。該單元包括上 拉器件500和501，下拉器件502和503，寫控制器件504和505，讀控制器件509，讀隔離器 件508，讀下拉器件512和讀下拉控制器件511和510。上拉器件500為PMOS晶體管，其源 端與電源電壓VDD相連，下拉器件502為NMOS晶體管，其源端與電源地GND相連，其漏端與 上拉晶體管500的漏端在節(jié)點515處相連，上拉器件500和下拉器件502的柵端在節(jié)點516 處相連。上拉器件501為PMOS晶體管，其源端與電源電壓VDD相連，下拉器件503為NMOS 晶體管，其源級與電源地GND相連，其漏端與上拉晶體管501的漏端在節(jié)點516處相連，上 拉器件501和下拉器件503的柵端在節(jié)點515處相連。這樣四個晶體管500、501、502、503 形成了一對耦合的反相器，形成2個存儲節(jié)點真存儲節(jié)點516和互補存儲節(jié)點515。寫控制器件504和505為NMOS晶體管，他們的柵端共同連在寫字線WffL上；寫控 制器件504的源端連到互補存儲節(jié)點515上，漏端連到互補寫位線WBLB上；寫控制器件505 的源端連真存儲節(jié)點516上，源端連到真寫位線WBL上。寫操作時，寫字線WffL將寫控制器 件504和505選通，通過在真寫位線WBL和WBLB互補寫位線上施加相反的信號，將數(shù)據寫 入存儲節(jié)點515和516。讀控制器件509為NMOS晶體管，它柵端連在讀字線RWL上，漏端連到真讀位線BLB 上。讀隔離管508為NMOS晶體管，其柵端連接在真存儲節(jié)點516上，漏端與308的源端在 偽存儲節(jié)點517上相連，源端連接在偽地線節(jié)點514上。讀下拉器件為NMOS管，其漏端接在偽地線節(jié)點514上，源端與地相連，柵端接在控制節(jié)點518上。讀控制器件由NMOS管511 和PMOS管510構成，它們的柵端共同連接在控制信號線mod上，漏端共同連接在控制節(jié)點 518上。PMOS管510的源端連接在電源電壓上，NMOS管511的源端連接在偽地線節(jié)點514 上。Mod信號線為電源電壓時，NMOS晶體管511導通，PMOS晶體管510關斷，節(jié)點514和節(jié) 點518短接，這種情況與第一實例類似；mod信號線為地時，NMOS晶體管511關斷，PMOS晶 體管510導通，這時，節(jié)點518與電源電壓短接，使得下拉晶體管512導通，偽地線節(jié)點514 與地短接，這種情況與如圖2的傳統(tǒng)情況類似。讀操作開始時，讀字線RWL到同晶體管509， 讀位線RBL根據偽存儲節(jié)點517和mod信號線上的值進行不同速度的放電，達到不同的效^ ο 圖6示例性的表示了本發(fā)明第四實例寄存器存儲單元陣列632。它有兩個存儲單 元630和631以及一個下拉電路633構成。與第一實例相比，其特點在于每列存儲單元共 享一個下拉電路633。讀下拉電路633由讀下拉NMOS晶體管621和讀控制PMOS晶體管618 和匪OS晶體管620構成。寫操作時，寫字線WffLl選通晶體管604和605，根據WBL和WBLB 上的電平，將數(shù)據寫入存儲節(jié)點600和601 ；或者寫字線WWL2選通晶體管614和615，然后 根據WBL和WBLB上的電平，將數(shù)據寫入存儲節(jié)點610和611。讀操作時，讀字線RWLl選通 晶體管609或讀字線RWL2選通晶體管619，然后根據偽存儲節(jié)點6 或627上的值和mod 信號線上的值，對讀位線RBL進行不同程度的放電。由于每次只有一個存儲單元630或631 導通，所以共享一個下拉電路并不會對放電速度有很大影響。這樣可以在節(jié)省面積的情況 下，達到與第三實例相同的效果。
權利要求
1.一種寄存器文件存儲單元，其特征在于包括第一和第二反相器，所述第一和第二反相器經交叉耦合連接在電源電壓和電源地之 間，形成存儲單元核心電路，具有真存儲節(jié)點和互補存儲節(jié)點；第一寫晶體管，其柵端連接在寫字線上，源端連接在真存儲節(jié)點上，漏端連接在第一寫 位線上；第二寫晶體管，其柵端連接在寫字線上，源端連接在互補存儲節(jié)點上，漏端連接在第二 寫位線上；第一讀隔離管，其柵端連接在真存儲節(jié)點上，用于隔離偽存儲節(jié)點和真存儲節(jié)點，并形 成第一偽地線；源端連接在第一偽地線上，漏端連接在第一偽存儲節(jié)點上；第一讀晶體管，其柵端連接在讀字線上，用于連接偽存儲節(jié)點和第一讀位線；源端連接 偽存儲節(jié)點，漏端連接第一讀位線；第二讀隔離管，其柵端連接在互補存儲節(jié)點上，用于隔離偽互補存儲節(jié)點和互補存儲 節(jié)點，并形成第二偽地線；源端連接在第二偽地線上，漏端連接在第二偽存儲節(jié)點上；第二讀晶體管，其柵端連接在讀字線上，用于連接偽互補存儲節(jié)點和第二讀位線；源端 連接在第二偽存儲節(jié)點上，漏端連接在第二讀位線上。
2.根據權利要求1所述的寄存器文件存儲單元，其特征在于所述第一偽地線經配置 耦合到電源地線，或由模式控制線控制經配置耦合到電源地線。
3.根據權利要求2所述的寄存器文件存儲單元，其特征在于所述第一偽地線由一列 存儲單元所共享。
4.根據權利要求1所述的寄存器文件存儲單元，其特征在于所述所述第二偽地線經 配置耦合到電源地線，或由模式控制線控制經配置耦合到電源地線。
5.根據權利要求4所述的寄存器文件存儲單元，其特征在于所述第二偽地線由一列 存儲單元所共享。
全文摘要
本發(fā)明屬于集成電路存儲單元設計技術領域，具體為一種用于寄存器文件的可控制位線擺幅的存儲單元。該存儲單元包括耦合在電源和地之間的交叉耦合的2個反相器，以及2個寫晶體管，2個讀晶體管，2個讀隔離管，2個模式控制晶體管。當mod信號為電源電壓時，偽地線電壓接近電源地，當mod信號為電源地時，偽地線電壓為某一中間點電壓。本發(fā)明能夠限制讀位線的擺幅，降低寄存器文件的功耗；在某些特殊情況下，需要位線全擺幅以適應要求，本發(fā)明提供的控制單元，可以方便的實現(xiàn)位線的全擺幅與低擺幅之間的轉換。
文檔編號G11C19/28GK102136297SQ20111008352
公開日2011年7月27日 申請日期2011年4月2日 優(yōu)先權日2011年4月2日
發(fā)明者張偉, 張星星, 張章, 張躍軍, 曾曉洋, 李毅, 熊保玉, 程旭, 董方元, 虞志益, 韓軍 申請人:復旦大學