專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及由ESD保護(hù)特性良好的ESD保護(hù)元件構(gòu)成的半導(dǎo)體裝置。
背景技術(shù)：
以往，提出了作為ESD對策而組裝了半導(dǎo)體裝置的保護(hù)電路的各種半導(dǎo)體裝置。例如，典型地，如圖6所示，在輸入輸出端子50和電源線51之間連接PN結(jié)二極管52，在輸入輸出端子50和接地線53之間連接PN結(jié)二極管54，在電源線51和接地線53之間連接PN結(jié)二極管55，從而進(jìn)行內(nèi)部電路56的保護(hù)。另外，ESD是靜電釋放的簡稱，表示靜電的放電。但是，隨著高速化的要求等而進(jìn)行構(gòu)成元件的細(xì)微化，半導(dǎo)體裝置的耐靜電破壞性變差，必須采用更適當(dāng)?shù)腅SD保護(hù)元件。在以下的專利文獻(xiàn)I中公開了以下的內(nèi)容及其問題點(diǎn)以及解決方法:在內(nèi)置了作為高耐壓元件的MOS型晶體管和作為低耐壓元件的NPN雙極晶體管的BiCMOS型集成電路中，以低耐壓NPN晶體管作為ESD保護(hù)元件。此外，在專利文獻(xiàn)2中公開了如下的內(nèi)容:將在電源線和接地線之間代替PN結(jié)二極管而以基極/發(fā)射極之間采用電阻而連接的NPN雙極晶體管作為ESD保護(hù)元件來使用。在專利文獻(xiàn)3中公開了如下的內(nèi)容:將以MOS型晶體管作為ESD保護(hù)元件的情況下，降低其驟回電壓，改善ESD保護(hù)特性另外，對于驟回電壓將在后面敘述，是在較大的靜電浪涌施加到輸入輸出端子等時，開始使該靜電流至接地線的觸發(fā)電壓。若保護(hù)元件的驟回電壓低于被保護(hù)元件的驟回電壓，則通過保護(hù)元件使靜電流至接地線，因此被保護(hù)元件免受靜電影響。現(xiàn)有技術(shù)文獻(xiàn)專利文獻(xiàn)I(日本)特開2006-128293號公報專利文獻(xiàn)2(日本)特開平05-90481號公報專利文獻(xiàn)3(日本)特開平06-177328號公報如圖7所示，在專利文獻(xiàn)2中，公開了在與圖6—樣構(gòu)成的結(jié)構(gòu)中，在成為電源線51的最高電位端子和成為接地線53的最低電位端子之間施加靜電時的新的ESD保護(hù)元件59。以往，以N型外延層作為陰極、以P型半導(dǎo)體襯底作為陽極的以虛線表示的寄生PN結(jié)二極管55a成為在兩端之間施加的靜電的放電路徑，保護(hù)了內(nèi)部電路56。圖6的PN結(jié)二極管55被寄生PN結(jié)二極管55a代替。但是，由于細(xì)微化的進(jìn)展等引起的靜電的放電路徑的阻抗的增加等，該寄生PN結(jié)二極管55a無法有效動作，經(jīng) 由內(nèi)部電路56的其中一個結(jié)而產(chǎn)生靜電的放電路徑，產(chǎn)生內(nèi)部電路56的結(jié)部被破壞的情況。因此，公開了以下的內(nèi)容:利用與該寄生PN結(jié)二極管55a并列地連接了基極/發(fā)射極之間被電阻 58分流的NPN雙極晶體管57的新的ESD保護(hù)元件59應(yīng)對靜電。在靜電引起的正電壓從電源線51施加到與該電源線51連接的NPN雙極晶體管57的集電極，從接地線53對與該接地線53連接的發(fā)射極施加負(fù)的電壓的情況下，在該NPN雙極晶體管57的基極/發(fā)射極之間連接了電阻58的狀態(tài)下的集電極/發(fā)射極之間達(dá)到了擊穿電壓BVrai以上的電壓的時刻，該NPN雙極晶體管57被擊穿。相反，在施加了以電源線51為負(fù)，以接地線53為正的靜電的情況下，經(jīng)由所述電阻58，基極/集電極之間的結(jié)是正方向，因此被鉗制。從而，在電源線51與接地線53之間，與以往的寄生地存在的ESD保護(hù)PN結(jié)二極管55a并列地，通過由具有更低的擊穿電壓的NPN雙極晶體管57和所述電阻58構(gòu)成的新的ESD保護(hù)元件59，不受靜電影響。靜電的放電路徑一部分在半導(dǎo)體襯底內(nèi)，一部分成為半導(dǎo)體襯底的表面。但是，在用于追求更低電壓動作的移動設(shè)備等的半導(dǎo)體裝置中，當(dāng)施加了靜電時，需要以更低電壓擊穿的、而且靜電放電路徑根據(jù)放熱的關(guān)系而盡量形成于半導(dǎo)體襯底的內(nèi)部的新的ESD保護(hù)元件。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體裝置、其特征在于，具有 第I導(dǎo)電型的半導(dǎo)體襯底;第2導(dǎo)電型的外延層，堆積在所述半導(dǎo)體襯底上；第2導(dǎo)電型的第I嵌入層，形成于所述半導(dǎo)體襯底與所述外延層之間，且具有包圍由所述半導(dǎo)體襯底與所述外延層構(gòu)成的PN結(jié)的開口 ；第I導(dǎo)電型的第2嵌入層，與所述第I嵌入層的周邊區(qū)域連接，且從所述半導(dǎo)體襯底內(nèi)向所述外延層內(nèi)延伸；第I導(dǎo)電型的第I引出層，從所述外延層的表面向所述外延層內(nèi)延伸，且與所述第2嵌入層成為一體；第I導(dǎo)電型的第2引出層，從被所述第2嵌入層與所述第I引出層包圍的所述外延層的表面向所述外延層內(nèi)延伸；第I導(dǎo)電型的第I擴(kuò)散層形成于包含所述第2引出層在內(nèi)的所述外延層的表面；第2導(dǎo)電型的第2擴(kuò)散層，其被形成為與所述第I擴(kuò)散層連接，且包圍該第I擴(kuò)散層；陰極，連接到所述第I擴(kuò)散層以及所述第2擴(kuò)散層；以及陽極，與所述第I引出層連接，且所述半導(dǎo)體裝置具有ESD保護(hù)元件，所述ESD保護(hù)元件由PN結(jié)二極管與寄生雙極晶體管構(gòu)成，所述PN結(jié)二極管由所述第I嵌入層與所述第2嵌入層形成，所述寄生雙極晶體管由所述第2引出層和所述外延層以及所述半導(dǎo)體襯底或者所述第2嵌入層形成。此外，本發(fā)明的半導(dǎo)體裝置，其特征在于，具有 第I導(dǎo)電型的半導(dǎo)體襯底；第2導(dǎo)電型的外延層，堆積在所述半導(dǎo)體襯底上；第2導(dǎo)電型的第I嵌入層，形成于所述半導(dǎo)體襯底與所述外延層之間，且具有包圍由所述半導(dǎo)體襯底與所述外延層構(gòu)成的PN結(jié)的開口 ；第I導(dǎo)電型的第2嵌入層，與所述第I嵌入層的周邊區(qū)域連接，且從所述半導(dǎo)體襯底內(nèi)向所述外延層內(nèi)延伸；第I導(dǎo)電型的第I引出層，從所述外延層的表面向所述外延層內(nèi)延伸，且與所述第2嵌入層成為一體；第2導(dǎo)電型的第I擴(kuò)散層，形成于被所述第2嵌入層與所述第I引出層包圍的所述外延層的表面；第I導(dǎo)電型的第2引出層，與所述第I擴(kuò)散層連接且包圍該第I擴(kuò)散層，而且從所述外延層的表面向所述外延層內(nèi)延伸；陰極，連接到所述第I擴(kuò)散層以及所述第2引出層；以及陽極，與所述第I引出層連接，且所述半導(dǎo)體裝置具有ESD保護(hù)元件，所述ESD保護(hù)元件由PN結(jié)二極管以及寄生雙極晶體管構(gòu)成，所述PN結(jié)二極管由所述第I嵌入層與所述第2嵌入層形成，所述寄生雙極晶體管由所述第2引出層與所述外延層以及所述半導(dǎo)體襯底或所述第2嵌入層形成。
根據(jù)本發(fā)明的半導(dǎo)體裝置，具有能夠?qū)崿F(xiàn)在期望的耐壓擊穿，且能夠流過較大的放電電流的ESD保護(hù)特性良好的ESD保護(hù)元件的半導(dǎo)體裝置。


圖1 (A) (B)是示意性地表示本發(fā)明的實施方式中的ESD保護(hù)元件的平面圖及其制造方法以及靜電的放電路徑的截面圖。圖2 (A) (B)是表示利用了本發(fā)明的實施方式中的ESD保護(hù)元件的ESD保護(hù)電路的電路圖以及對ESD保護(hù)元件施加的靜電電壓與放電電流的關(guān)系的圖。圖3 (A)^ (C)是表示本發(fā)明的實施方式中的ESD保護(hù)元件的制造方法的截面圖。圖4 (A)^ (B)是表示本發(fā)明的實施方式中的ESD保護(hù)元件的制造方法的截面圖。圖5 (A) (B)是示意性地表示本發(fā)明的實施方式的變形例中的ESD保護(hù)元件的平面圖以其制造方法以及靜電的放電路徑的截面圖。圖6是以往的作為ESD保護(hù)元件而利用了一般的PN結(jié)二極管的ESD保護(hù)電路的電路圖。圖7是對以往的ESD保護(hù)元件即一般的PN結(jié)二極管進(jìn)一步采用了由NPN雙極晶體管和電阻構(gòu)成的新的ESD保護(hù)元件的ESD保護(hù)電路的電路圖。標(biāo)號說明I P型半導(dǎo)體襯底、2 N+型嵌入層、2a N+型埋沉淀層、3 P+型嵌入層、3a P+型埋沉淀層、4 N-型外延層、5，5a，6a P+型引出層、6 P+型擴(kuò)散層、7N+型擴(kuò)散層、8絕緣膜、9陰極、10陽極、20絕緣膜、20a，22a開口、21銻(Sb)涂料涂布膜、22硅氧化膜、23絕緣膜、30輸入輸出端子、31電源線、32，34 PN結(jié)二極管、33接地線、35 PN結(jié)二極管、36內(nèi)部電路、37￡50保護(hù)元件、38，41寄生PNP雙極晶體管、39，40，42電阻、50輸入輸出端子、51電源線、52，54，55 PN結(jié)二極管、53接地線、55a寄生PN結(jié)二極管、56內(nèi)部電路、57 NPN雙極晶體管、58電阻、59 ESD保護(hù)元件
具體實施例方式以下基于圖1、圖2來說明在本實施方式的半導(dǎo)體裝置中使用的ESD保護(hù)元件37的特征。圖1 (A)是本實施方式的ESD保護(hù)元件37的平面圖。圖1 (B)是圖1 (A)的通過A-A線的截面圖，又是表示靜電的放電路徑的示意圖。另外，在圖1 (A)中，省略了圖1(B)所示的陰極9以及陽極電極10的記載。圖2 (A)是將本實施方式的ESD保護(hù)元件37連接到電源線31與接地線33之間的ESD保護(hù)電路的電路圖。在電源線31與接地線33之間連接內(nèi)部電路36。從內(nèi)部電路36引出輸入輸出端子30，作為ESD保護(hù)元件而在輸入輸出端子30與電源線31之間連接PN結(jié)二極管32、在輸入輸出端子30與接地線33之間連接PN結(jié)二極管34。另外，對于PN結(jié)二極管32、34，也可以與ESD保護(hù)元件37的結(jié)構(gòu)進(jìn)行置換。如圖2 (A)所示，ESD保護(hù)元件37由PN結(jié)二極管35、電阻39、寄生PNP雙極晶體管38、電阻42、以及寄生PNP雙極晶體管41構(gòu)成。在圖2 (A)中，由虛線表示的寄生PNP雙極晶體管38、41等應(yīng)畫出兩個的部分省略示出為一個。

此外，如圖1 (B)所示，PN結(jié)二極管35由N+型嵌入層2與P+型嵌入層3構(gòu)成。電阻39、42由N-型外延層4的電阻構(gòu)成。寄生PNP雙極晶體管38、41分別以連接到P+型擴(kuò)散層6的P+型引出層5a為發(fā)射極、以N-型外延層4為基極、以P型半導(dǎo)體襯底1、P+型嵌入層3等為集電極而構(gòu)成?；趫D1 (A)、圖1 (B)，進(jìn)一步詳細(xì)說明ESD保護(hù)元件37的結(jié)構(gòu)，此后，說明對該ESD保護(hù)元件37施加了靜電時流過的靜電的放電路徑。如圖1 (B)所示，由在P型半導(dǎo)體襯底I和N-型外延層4之間形成的N+型嵌入層2與P+型嵌入層3構(gòu)成PN結(jié)二極管35，所述N+型嵌入層2具有圍繞由P型半導(dǎo)體襯底I與N-型外延層4構(gòu)成的PN結(jié)的開口，所述P+型嵌入層3圍繞該N+型嵌入層2。設(shè)定至少接近該P(yáng)N結(jié)部的區(qū)域的N+型嵌入層2的雜質(zhì)濃度比N-型外延層4高，但比通常的成為NPN雙極晶體管的集電極層的高濃度的N +型嵌入層、以及本實施方式的P+型嵌入層3低。這是為了將由N+型嵌入層2與P+型嵌入層3構(gòu)成的PN結(jié)二極管35的耐壓設(shè)為期望的值。P+型嵌入層3和P+型引出層5貫通N-型外延層4而成為一體，與連接到接地線33的陽極10連接。此外，如上所述，在圖1 (B)的中心區(qū)域，P型半導(dǎo)體襯底I和N-型外延層4不經(jīng)由N+型嵌入層2而直接連接。從圖1 (B)的P+型嵌入層3和P+型引出層5包圍的N-型外延層4的表面起，形成P+型擴(kuò)散層6、以及與該P(yáng)+型擴(kuò)散層6鄰接的N+型擴(kuò)散層7。如圖1 (A)所示，在被P+型引出層5等包圍的N-型外延層4形成P+型擴(kuò)散層6，并以與該P(yáng)+型擴(kuò)散層6鄰接且包圍其的結(jié)構(gòu)而形成N+型擴(kuò)散層7。此外，如圖1 (B)所示，N+型擴(kuò)散層7從N-型外延層4的表面向內(nèi)部以與P+型擴(kuò)散層6相同程度的深度而形成。P+型擴(kuò)散層6的下方形成P+型引出層5a，其與該P(yáng)+型擴(kuò)散層6成為一體，且向N-型外延層4的內(nèi)部的沒有形成N+型嵌入層2的區(qū)域延伸。形成經(jīng)由在包含N+型擴(kuò)散層7的P型半導(dǎo)體襯底I的表面形成的由硅氧化膜等構(gòu)成的絕緣膜8的開口連接到P+型引出層5的陽極10、以及連接到N+型擴(kuò)散層7與P+型擴(kuò)散層6的陰極9。陰極9連接到電源線31。以下基于圖1 (B)、圖2 (A)、圖2 (B)來說明對本實施方式的ESD保護(hù)元件37施加了靜電時的放電電流及其放電路徑。在對圖2 (A)所示的電源端子Vdd施加了正靜電引起的浪涌電壓時，如圖1 (B)所示，從連接到電源端子Vdd的電源線31經(jīng)由陰極9、N+型擴(kuò)散層7、N-型外延層4，對N+型嵌入層2施加該正靜電引起的浪涌電壓。另一方面，連接到接地線33的陽極10、連接到陽極10的P+型引出層5、以及P+型嵌入層3成為接地電位。從而，在正靜電引起的浪涌電壓是由N+型嵌入層2與P+型嵌入層3構(gòu)成的PN結(jié)二極管35的耐壓以上的大小時，PN結(jié)二極管35被擊穿。這是因為將N+型嵌入層2的雜質(zhì)濃度設(shè)定為比N-型外延層4的雜質(zhì)濃度高，且比鄰接的P+型嵌入層3的雜質(zhì)濃度低的值，以便PN結(jié)二極管35的耐壓比構(gòu)成內(nèi)部電路的設(shè)備的耐壓小。其結(jié)果，如圖1 (B)所示，從N+型擴(kuò)散層7經(jīng)由具有電阻分量的N-型外延層4、N+型嵌入層2、P+型嵌入層3、P+型引出層5對陽極10流過放電電流II。通過圖2 (B)說明，則PN結(jié)二極管35被電壓a擊穿，放電電流Il至電壓b的位置為止以與N-型外延層4的電阻等對應(yīng)的陡度流過。
若放電電流Il流過成為電阻39、42的N-型外延層4，則能夠?qū)-型外延層4進(jìn)行電位陡率，N-型外延層4的電位比經(jīng)由陰極9與P+型擴(kuò)散層6連接的高電位的P+型引出層5a的電位低。從而，以與P+型擴(kuò)散層6連接的P+型引出層5a為發(fā)射極、以N-型外延層4為基極、以P型半導(dǎo)體襯底I為集電極的寄生PNP雙極晶體管38以及以P+型嵌入層3等為集電極的寄生PNP雙極晶體管41成為導(dǎo)通狀態(tài)。P+型引出層5a與其附近的N-型外延層4之間的電位差在P+型引出層5a的前端區(qū)域成為最大，在該區(qū)域成為基極寬度的N-型外延層的寬度也成為最小。從而，在以P+型引出層5a的前端區(qū)域為發(fā)射極的寄生PNP雙極晶體管38、41流過較大的導(dǎo)通電流，但在以比P+型引出層5a的前端區(qū)域薄的區(qū)域的P+型引出層5a為發(fā)射極的寄生PNP雙極晶體管38、41，只要與其附近的N-型外延層4之間的電位差是規(guī)定的電位差以上，則也成為導(dǎo)通狀態(tài)，因此能夠增大導(dǎo)通電流。被P+型引出層5a與P型半導(dǎo)體襯底I或者P+型嵌入層3等夾持的N-型外延層4的寬度成為寄生PNP雙極晶體管38、41的基極寬度，因此在耐壓許可的情況下P+型引出層5a延伸至N-型外延層4內(nèi)的較深位置為好。這是因為由于基極寬度變窄且電流放大率變大，因此能夠增大導(dǎo)通電流如圖1 (B)所示，在成為導(dǎo)通狀態(tài)的寄生PNP雙極晶體管38、41，從成為其發(fā)射極的P+型引出層5a向成為集電極的P型半導(dǎo)體襯底1、P+型嵌入層3等流過較大的放電電流12、14。在N-型外延層4內(nèi)的較深區(qū)域，向P+型嵌入層3等流過放電電流14，向半導(dǎo)體裝置的底面?zhèn)鹊腜型半導(dǎo)體襯底I流過放電電流12，因此放熱效果較高，能夠增大放電電流12、14。從而，通過流過寄生PNP雙極晶體管38、41的較大的放電電流12、14，從電源線31進(jìn)入陰極9的正靜電從P+型擴(kuò)散層6經(jīng)由P+型引出U層5a、N-型外延層4、P型半導(dǎo)體襯底I或者P+型嵌入層3等迅速地流向接地線33。其結(jié)果，內(nèi)部電路36迅速地不受靜電的影響。如在圖2 (B)中所示，在流過放電電流Il而陰極9的電壓達(dá)到了電壓b的時刻，即P+型引出層5a與N-型外延層4的電位差達(dá)到了規(guī)定的值的時刻，寄生PNP雙極晶體管38、41成為導(dǎo)通狀態(tài)。在該時刻發(fā)生驟回現(xiàn)象，此后，在寄生PNP雙極晶體管38、41的集電極/發(fā)射極之間電壓Vra降低至電壓c之后，放電電流12、14以與寄生PNP雙極晶體管38、41的集電極電阻等對應(yīng)的陡度增大。電壓c相當(dāng)于在寄生雙極晶體管38等的發(fā)射極與基極之間被電阻R分流時的耐壓即BVcek。電壓c的大小有時在寄生PNP雙極晶體管38和41中不同，有時相同。該異同由構(gòu)成寄生PNP雙極晶體管38的基極寬度的P+型引出層5a與P型半導(dǎo)體襯底I之間的N-型外延層4的寬度、以及構(gòu)成寄生PNP雙極晶體管41的基極寬度的P+型引出層5a與P+型嵌入層3等之間的N-型外延層4的寬度的大小來決定。寄生PNP雙極晶體管38與41的基極寬度的不同關(guān)系到兩個晶體管38、41的電流放大率的差異，因此也大幅影響放電電流12、14對整體的放電電流的貢獻(xiàn)率。若電壓c的大小在兩個晶體管38、41中不同，則圖2 (B)的驟回后上升的放電電流也從不同的電壓上升。根據(jù)圖2 (A)所示，在ESD保護(hù)元件37中，首先，通過從電源線31經(jīng)由陰極9、電阻39、42對PN結(jié)二極管35施加的正靜電引起的浪涌電壓，PN結(jié)二極管35被擊穿，在電源線31與接地線33之間流過放電電流II。其結(jié)果，在電阻39、42產(chǎn)生電壓降，寄生PNP雙極晶體管38、41的基極電位比發(fā)射極電位低，因此寄生PNP雙極晶體管38、41導(dǎo)通，能夠從電源線31向接地線33釋放較大的放電電流12、14。如上所述，初次流過12與14的驟回后的電壓的大小依賴于各自的基極寬度?；鶚O寬度還關(guān)系到放電電流12、14的大小。如上所述，本實施方式的ESD保護(hù)元件37通過由以規(guī)定的雜質(zhì)濃度組成的N+型嵌入層2與P+型嵌入層3構(gòu)成PN結(jié)二極管35，從而實現(xiàn)期望的耐壓，通過其擊穿引起的放電電流Il使寄生PNP雙極晶體管38、41導(dǎo)通，能夠流過較大的放電電流12、14。放電電流12向成為半導(dǎo)體裝置的底面的P型半導(dǎo)體襯底I流過，放電電流14在N-型外延層4的較深區(qū)域向P+型嵌入層3等流過，因此放熱效果增大，能夠流過更大的放電電流12、14。從而，本實施方式的ESD保護(hù)元件37具有能夠迅速地使內(nèi)部電路36不受靜電影響的特征。以下，基于圖1 (B)、圖3、圖4簡單說明本實施方式的ESD保護(hù)元件的制造方法?；旧吓c雙極集成電路的制造方法相同。首先，如圖3 (A)所示，準(zhǔn)備P型半導(dǎo)體襯底I，在其表面形成由硅熱氧化膜等構(gòu)成的絕緣膜20。接著，通過規(guī)定的光蝕刻在絕緣膜20上形成成為規(guī)定的寬度且包圍P型半導(dǎo)體襯底I的開口 20a，并通過與通常的雙極工序的N+型嵌入層的形成條件相同的條件，形成用于覆蓋包括該開口 20a的P型半導(dǎo)體襯底I上的銻(Sb)涂料涂布膜21。此后，通過進(jìn)行熱處理，從而在P型半導(dǎo)體襯底I內(nèi)形成N+型埋沉淀層2a。也可以代替涂布膜21而離子注入銻(Sb)，從而形成N+型埋沉淀層2a。接著，如圖3 (B)所示，在去除了涂布膜21之后，以1100°C左后的溫度進(jìn)行熱處理，使N+型埋沉淀層2a擴(kuò)散至P型半導(dǎo)體襯底I內(nèi)的橫方向以及下側(cè)更深的區(qū)域，形成N+型嵌入層2。此時，在包括N+型嵌入層2的P半導(dǎo)體襯底I上形成硅氧化膜22。接著，如圖3 (C)所示，在硅氧化膜22上通過規(guī)定的光蝕刻形成開口 22a，并以硅氧化膜22等作為掩膜對在開口 22a內(nèi)露出的P型半導(dǎo)體襯底I等離子注入硼(B)等，從而形成P+型埋沉淀層3a。接著，如圖4 (A)所示，在去除了硅氧化膜22之后對包括N+嵌入層2等的P型半導(dǎo)體襯底I上通過規(guī)定的外延法堆積N-型外延層4。此后，以N-型外延層4的表面上形成的硅氧化膜等作為掩膜，在N-型外延層4的規(guī)定的位置離子注入硼(B)等，并進(jìn)行規(guī)定的熱處理，從而如圖4 (A)所示，形成貫通N-型外延層4并成為一體的P+型嵌入層3與P+型引出層5的連接體。此時，同時形成從被P+型引出層5夾持的N-型外延層4的表面，向N-型外延層4內(nèi)的沒有形成N+型嵌入層2的區(qū)域延伸的P+型引出層5a。P+型引出層5與P+型引出層5a延伸至N-型外延層4內(nèi)的相同深度。P+型引出層5a也可以延伸至比P+型引出層5深的位置。N+型嵌入層2通過上述的N-型外延層4的堆積、及其后的熱處理，在該N-型外延層4內(nèi)進(jìn)行熱擴(kuò)散，從而向其上方以及橫方向延伸。其中，由于N+型嵌入層2的雜質(zhì)是銻(Sb)等的擴(kuò)散系數(shù)小的元素，因此其擴(kuò)散寬度較窄。因此，被N+型嵌入層2包圍的區(qū)域是N-型外延層4與P型半導(dǎo)體襯底I直接連接的區(qū)域本身。在包括P+型引出層5在內(nèi)的N-型外延層4上形成由硅氧化膜等構(gòu)成的絕緣膜23。最晚在N-型外延4的堆積時或者此后的所述熱處理時，在N-型外延層4內(nèi)等向橫方向擴(kuò)散的P+型嵌入層3與從圖3 (A)的開口部20a在P型半導(dǎo)體襯底I內(nèi)等向橫方向擴(kuò)散的N+型嵌入層2的雜質(zhì)濃度低的前端區(qū)域互相接觸，形成具有期望的耐壓的PN結(jié)二極管35。S卩，在PN結(jié)二極管35中，通過適當(dāng)?shù)卣{(diào)整如圖3 (A)所示的開口部20a的前端部與圖3 (C)所示的開口部22a的前端部之間的距離，從而PN結(jié)部分近傍的N+型嵌入層2的雜質(zhì)濃度成為適當(dāng)?shù)闹怠Ｆ浣Y(jié)果，在對PN結(jié)二極管35施加了反向偏置時，耗盡層更多地向低雜質(zhì)濃度的N+型嵌入層2側(cè)延伸，確保期望的耐壓。另外，也可以將N+型嵌入層2的雜質(zhì)濃度設(shè)計為比通常的雙極工序的N+型嵌入層低且比P+型嵌入層3的雜質(zhì)濃度低，通過離子注入法等與P+型嵌入層3重疊地形成，從而，在該低雜質(zhì)濃度的N+型嵌入層2與P+型嵌入層3之間構(gòu)成PN結(jié)二極管35。PN結(jié)二極管35的期望的耐壓能夠通過將該區(qū)域的通過離子注入法等形成的低雜質(zhì)濃度的N+型嵌入層2的雜質(zhì)濃度設(shè)為規(guī)定的值而實現(xiàn)。此外，在與P+型嵌入層3分離的區(qū)域形成與通常的雙極工序的N+型嵌入層的雜質(zhì)濃度相等的高雜質(zhì)濃度的N+型嵌入層，利用上述的低雜質(zhì)濃度的N+型嵌入層2來連接高雜質(zhì)濃度的N+型嵌入層與P+型嵌入層3之間的區(qū)域，通過低雜質(zhì)濃度的N+型嵌入層2與P+型嵌入層3形成PN結(jié)二極管35。在本發(fā)明的實施方式中，在發(fā)生了開口 20a與開口 22a的掩膜偏移時，存在PN結(jié)二極管35的耐壓偏移的顧慮。但是，通過離子注入等將N+型嵌入層2與P+型嵌入層3重疊而形成時，不會發(fā)生相當(dāng)于掩膜偏移的現(xiàn)象，因此能夠改善PN結(jié)二極管35的耐壓的偏移。接著，如圖4 (B)所示，通過規(guī)定的方法將絕緣膜23、光刻膠膜作為掩膜，離子注入砷(As)等、硼(B)等，從而依次形成N+型擴(kuò)散層7以及P+型擴(kuò)散層6。本工序也與通常的雙極晶體管的發(fā)射極層、基極接觸層等的形成同時進(jìn)行。在包括N+型擴(kuò)散層7等在內(nèi)的P型半導(dǎo)體襯底I上形成由硅氧化膜等構(gòu)成的絕緣膜8。接著，如圖1 (B)所示，經(jīng)由在絕緣膜8通過光蝕刻形成的開口，對通過噴射等堆積的由鋁(Al)等構(gòu)成的薄膜進(jìn)行規(guī)定的光蝕刻，從而形成與P+型引出層5連接的陽極10、以及與N+型擴(kuò)散層7和P+型擴(kuò)散層6連接的陰極9。根據(jù)需要而形成多層布線構(gòu)造，最后形成鈍化膜，從而完成具有ESD保護(hù)元件37的半導(dǎo)體裝置。接著，基于圖5簡單說明本實施方式的變形例的ESD保護(hù)元件。圖5 (A)是其平面圖，圖5 (B)是截面圖。與本實施方式的不同點(diǎn)在于，如圖5 (A)所示那樣，N+型擴(kuò)散層7被與該N+型擴(kuò)散層7的周邊連接的P+型引出層6a包圍。其結(jié)果，在PN結(jié)二極管35被擊穿時從N+型擴(kuò)散層7流出的放電電流Il集中流過被P+型引出層6a包圍的N+型擴(kuò)散層7的正下方的N-型外延層4內(nèi)而不會被分散。
因此，該區(qū)域的N-型外延層4與P+型引出層6a之間的電位差變大，在P+型引出層6a的較寬的范圍內(nèi)寄生PNP雙極晶體管38導(dǎo)通。結(jié)果，能夠使放電電流12比寄生PNP雙極晶體管41的放電電流14大，因此放熱特性良好。在本實施方式中，如圖1 (A)等所示，記載了一個ESD保護(hù)元件，但通過在該圖1(A)等的前后、左右格子狀地形成同樣的結(jié)構(gòu)，從而能夠形成進(jìn)一步增大了放電電流12的ESD保護(hù)元件。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具有: 第I導(dǎo)電型的半導(dǎo)體襯底； 第2導(dǎo)電型的外延層，堆積在所述半導(dǎo)體襯底上； 第2導(dǎo)電型的第I嵌入層，形成于所述半導(dǎo)體襯底與所述外延層之間，且具有包圍由所述半導(dǎo)體襯底與所述外延層構(gòu)成的PN結(jié)的開口 ； 第I導(dǎo)電型的第2嵌入層，與所述第I嵌入層的周邊區(qū)域連接，且從所述半導(dǎo)體襯底內(nèi)向所述外延層內(nèi)延伸； 第I導(dǎo)電型的第I引出層，從所述外延層的表面向所述外延層內(nèi)延伸，且與所述第2嵌入層成為一體； 第I導(dǎo)電型的第2引出層，從被所述第2嵌入層與所述第I引出層包圍的所述外延層的表面向所述外延層內(nèi)延伸； 第I導(dǎo)電型的第I擴(kuò)散層，形成于包含所述第2引出層在內(nèi)的所述外延層的表面； 第2導(dǎo)電型的第2擴(kuò)散層，其被形成為與所述第I擴(kuò)散層連接，且包圍該第I擴(kuò)散層； 陰極，連接到所述第I擴(kuò)散層以及所述第2擴(kuò)散層；以及 陽極，與所述第I引出層連接， 且所述半導(dǎo)體裝置具有ESD保護(hù)元件，所述ESD保護(hù)元件由PN結(jié)二極管與寄生雙極晶體管構(gòu)成，所述PN結(jié)二極管由所述第I嵌入層與所述第2嵌入層形成，所述寄生雙極晶體管由所述第2引出層和所述外延層以及所述半導(dǎo)體襯底或者所述第2嵌入層形成。
2.—種半導(dǎo)體裝置，其特征在于，具有: 第I導(dǎo)電型的半導(dǎo)體襯底； 第2導(dǎo)電型的外延層，堆積在所述半導(dǎo)體襯底上； 第2導(dǎo)電型的第I嵌入層，形成于所述半導(dǎo)體襯底與所述外延層之間，且具有包圍由所述半導(dǎo)體襯底與所述外延層構(gòu)成的PN結(jié)的開口 ； 第I導(dǎo)電型的第2嵌入層，與所述第I嵌入層的周邊區(qū)域連接，且從所述半導(dǎo)體襯底內(nèi)向所述外延層內(nèi)延伸； 第I導(dǎo)電型的第I引出層，從所述外延層的表面向所述外延層內(nèi)延伸，且與所述第2嵌入層成為一體； 第2導(dǎo)電型的第I擴(kuò)散層，形成于被所述第2嵌入層與所述第I引出層包圍的所述外延層的表面； 第I導(dǎo)電型的第2引出層，與所述第I擴(kuò)散層連接且包圍該第I擴(kuò)散層，而且從所述外延層的表面向所述外延層內(nèi)延伸； 陰極，連接到所述第I擴(kuò)散層以及所述第2引出層；以及 陽極，與所述第I引出層連接， 且所述半導(dǎo)體裝置具有ESD保護(hù)元件，所述ESD保護(hù)元件由PN結(jié)二極管以及寄生雙極晶體管構(gòu)成，所述PN結(jié)二極管由所述第I嵌入層與所述第2嵌入層形成，所述寄生雙極晶體管由所述第2引出層與所述外延層以及所述半導(dǎo)體襯底或所述第2嵌入層形成。
3.如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于， 在所述寄生雙極晶體管中，所述第2引出層成為發(fā)射極，所述外延層成為基極，所述半導(dǎo)體襯底或所述第2嵌入層成為集電極。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述PN結(jié)二極管中，所述第I嵌入層的雜質(zhì)濃度至少在與所述第2嵌入層鄰接的區(qū)域比所述外延層的雜質(zhì)濃度高，且比所述第2嵌入層的雜質(zhì)濃度低。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述陰極連接到電源線，所述陽極連接到接地線。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第I嵌入層的雜質(zhì)濃度在決定所述PN結(jié)二極管的耐壓的所述第2嵌入層附近以外的區(qū)域，比該嵌入層附近濃度高。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 并列格子狀地形 成了多個所述ESD保護(hù)元件。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置。實現(xiàn)確保期望的擊穿電壓，且流過較大的放電電流的ESD保護(hù)特性良好的ESD保護(hù)元件。由PN結(jié)二極管(35)與寄生PNP雙極晶體管(38)構(gòu)成ESD保護(hù)元件，所述PN結(jié)二極管由適當(dāng)?shù)碾s質(zhì)濃度的N+型嵌入層(2)與P+型嵌入層(3)形成，所述寄生PNP雙極晶體管以連接到P+型擴(kuò)散層(6)的P+型引出層(5a)作為發(fā)射極，以N-型外延層(4)作為基極，以P型半導(dǎo)體襯底(1)作為集電極。P+型嵌入層連接到陽極(10)，P+型擴(kuò)散層、以及與其連接并包圍的N+型擴(kuò)散層(7)連接到陰極(9)。若對陰極施加較大的正靜電，則PN結(jié)二極管被擊穿，通過此時的放電電流I1，N-型外延層的電位比P+型引出層低，寄生PNP雙極晶體管(38)導(dǎo)通，流過較大的放電電流I2。
文檔編號H01L27/02GK103077942SQ201210369430
公開日2013年5月1日 申請日期2012年9月27日 優(yōu)先權(quán)日2011年9月27日
發(fā)明者大竹誠治, 武田安弘, 宮本優(yōu)太 申請人:半導(dǎo)體元件工業(yè)有限責(zé)任公司