半導體器件制造方法
【專利摘要】本發(fā)明公開了一種半導體器件制造方法，包括：在襯底上形成柵極堆疊結構；在柵極堆疊結構周圍形成假柵極側墻；在襯底、柵極堆疊結構以及假柵極側墻上沉積DLC材質(zhì)的應力墊層；執(zhí)行退火，使得柵極堆疊結構和柵極堆疊結構下方的襯底中的溝道區(qū)記憶了應力墊層中的應力；去除假柵極側墻；在柵極堆疊結構周圍形成柵極側墻。依照本發(fā)明的半導體器件制造方法，利用高應力DLC薄膜對假柵以及溝道區(qū)產(chǎn)生記憶應變，從而有效提升了溝道區(qū)載流子遷移率，提高了器件性能。
【專利說明】半導體器件制造方法
【技術領域】
[0001]本發(fā)明涉及一種半導體器件制造方法，特別是涉及一種采用高應力覆蓋層應力記憶方法的MOSFET制造方法。
【背景技術】
[0002]從90nm CMOS集成電路工藝起，隨著器件特征尺寸的不斷縮小，以提高溝道載流子遷移率為目的應力溝道工程(Strain Channel Engineering)起到了越來越重要的作用。多種單軸工藝誘致應力被集成到器件工藝中去，也即在溝道方向引入壓應力或拉應力從而增強載流子遷移率，提高器件性能。例如，在90nm工藝中，采用嵌入式SiGe (e-SiGe)源漏或100晶向襯底并結合拉應力蝕刻阻障層(tCESL)來提供pMOS器件中的壓應力；在65nm工藝中，在90nm工藝基礎上進一步采用第一代源漏極應力記憶技術(SMTx1)，并采用了雙蝕刻阻障層；45nm工藝中，在之前基礎上采用了第二代源漏極應力記憶技術(SMTx2)，采用e-SiGe技術結合單tCESL或雙CESL,并采用了應力近臨技術((Stress ProximityTechnique, SPT)，此外還針對pMOS采用110面襯底而針對nMOS采用100面襯底；32nm之后，采用了第三代源漏極應力記憶技術(SMTx3)，在之前基礎之上還選用了嵌入式SiC源漏來增強nMOS器件中的拉應力。
[0003]此外，向溝道引入應力的技術除了改變襯底、源漏材料，還可以通過控制溝道或側墻的材質(zhì)、剖面形狀來實現(xiàn)。例如采用雙應力襯墊((DSL)技術，對于nMOS采用拉應力SiNx層側墻，對于PMOS采用壓應力側墻。又例如將嵌入式SiGe源漏的剖面制造為Σ形，改善pMOS的溝道應力。
[0004]然而，這些常規(guī)應力技術效果隨著器件尺寸持續(xù)縮小而被不斷削弱。對于nMOS而言，隨著特征尺寸縮減，提供應力的各層薄膜之間的錯位和偏移越來越明顯，這就要求薄膜厚度減薄的同時還能精確提供更高的應力。對于pMOS而言，嵌入式SiGe源漏技術的溝道載流子遷移率顯著取決于特征尺寸，尺寸縮減使得載流子遷移率提高的效果大打折扣。
[0005]一種新的思路是采用類金剛石無定形碳(DLC)薄膜來提高器件的本征應力。例如 Kian-Ming Tan 等人在 IEEE ELETR0N DEVICE LETTERS, VOL.29, N0.2, FEBUARY 2008上發(fā)表的《A High-Stress Liner Comprising Diamond-Like Carbon (DLC) for Strainedp-Channe I M0SFET》，在整個MOSFET表面上覆蓋比SiN壓應力高的DLC，DLC的高應力向下傳遞到溝道區(qū)，從而相應地提高了溝道應力，改善了器件的電學性能。此外，美國專利US2010/0213554A1也采用了類似結構。
[0006]DLC的通常制備方法是采用磁過濾脈沖陰極真空弧放電(FCVA)，通過提高sp3鍵的含量使得DLC結構更類似于金剛石而不是石墨，因此提高了本征應力。但是，該高應力DLC的FCVA制備法并不是集成電路制作的標準工藝，例如與常用的CMOS工藝不兼容，使得需要額外的制造設備、工藝以及時間成本。此外，F(xiàn)CVA法會帶來較多的顆粒，影響了集成電路后續(xù)工藝的進行，例如顆粒殘留在精細結構之間造成不必要的導電或者絕緣，又或者使得后續(xù)薄膜沉積不均勻、器件熱應力發(fā)生改變等等，降低了器件的可靠性。作為替代，本發(fā)明人的在先申請中公開了可以采用PECVD、磁控濺射等方法來沉積高質(zhì)量的DLC，并通過控制工藝參數(shù)來調(diào)整DLC的應力大小。
[0007]然而，不論是何種DLC制造方法，由于DLC材質(zhì)本身是類金剛石薄膜，其硬度較高而臺階覆蓋性較差，在用于應力襯墊層的工藝中面臨了諸多困難?？梢灶A想到的一個困難在于，在柵極、柵極側墻以及源漏區(qū)上覆蓋DLC應力層時，受限于器件整體尺寸最終保留的DLC應力層可能較薄(例如10?50nm)，而由于臺階覆蓋性較差，柵極側墻與源漏區(qū)相交的腳部附近DLC薄膜可能較薄乃至缺失，而該部分又距離器件溝道區(qū)最近，因此在該部分處無法有效向溝道區(qū)施加足夠的應力，使得載流子遷移率提高程度有限，進而使得器件性能提高無法滿足預期。此外，當DLC替代SiN用作柵極側墻時，如果柵極側墻厚度需要比較薄，則DLC可能因為工藝原因在柵極側面上斷裂、脫落，因此完全無法向溝道區(qū)施加應力。
[0008]綜上所述，現(xiàn)有的高應力DLC技術存在臺階覆蓋性差的缺點，難以有效提高溝道區(qū)載流子遷移率，也難以有效提高器件驅(qū)動能力。

【發(fā)明內(nèi)容】

[0009]由上所述，本發(fā)明的目的在于提供一種能有效向溝道區(qū)施加應力從而提高載流子遷移率的半導體器件制造方法。
[0010]為此，本發(fā)明提供了一種半導體器件制造方法，包括:在襯底上形成柵極堆疊結構；在柵極堆疊結構周圍形成假柵極側墻；在襯底、柵極堆疊結構以及假柵極側墻上沉積DLC材質(zhì)的應力墊層；執(zhí)行退火，使得柵極堆疊結構和柵極堆疊結構下方的襯底中的溝道區(qū)記憶了應力墊層中的應力；去除假柵極側墻；在柵極堆疊結構周圍形成柵極側墻。
[0011]其中，柵極堆疊結構是假柵極堆疊結構，包括墊氧化層和假柵極材料層，假柵極材料層包括多晶娃、非晶娃、微晶娃。
[0012]其中，假柵極側墻和/或柵極側墻包括氮化硅、氮氧化硅。
[0013]其中，形成假柵極側墻之后還包括在假柵極側墻兩側的襯底中形成源漏區(qū)。
[0014]其中，源漏區(qū)包括輕摻雜的源漏延伸區(qū)和/或暈狀源漏摻雜區(qū)、以及重摻雜的源漏區(qū)。
[0015]其中，源漏區(qū)是應力源漏區(qū)，包括SiGe、S1:C。
[0016]其中，源漏區(qū)上還包括外延形成的提升源漏區(qū)。
[0017]其中，通過PECVD、磁控濺射形成DLC材質(zhì)的應力墊層。
[0018]其中，執(zhí)行退火具體包括:執(zhí)行激光退火1100?1300°C，退火時間5ms?50ms ;或者，尖峰快速退火(Spike RTA) 1000?1100°C，退火時間500ms?2s。
[0019]其中，形成柵極側墻之后進一步包括:在源漏區(qū)上形成金屬硅化物；在金屬硅化物、柵極側墻、柵極堆疊結構上形成接觸刻蝕停止層；在接觸刻蝕停止層上形成層間介質(zhì)層；平坦化層間介質(zhì)層直至暴露柵極堆疊結構。
[0020]其中，平坦化層間介質(zhì)層直至暴露柵極堆疊結構之后進一步包括:刻蝕去除柵極堆疊結構，留下柵極溝槽；在柵極溝槽中沉積高k材料的柵極絕緣層；在柵極溝槽中柵極絕緣層上沉積柵極導電層；平坦化柵極導電層直至暴露層間介質(zhì)層。
[0021]其中，平坦化柵極導電層直至暴露層間介質(zhì)層之后進一步包括:在層間介質(zhì)層上依次形成第二接觸刻蝕停止層和第二層間介質(zhì)層；依次刻蝕第二層間介質(zhì)層、第二接觸刻蝕停止層、第一層間介質(zhì)層層、第一接觸刻蝕停止層，直至暴露金屬硅化物，形成源漏接觸孔；在源漏接觸孔中填充金屬形成源漏接觸塞。
[0022]依照本發(fā)明的半導體器件制造方法，利用高應力DLC薄膜對假柵以及溝道區(qū)產(chǎn)生記憶應變，從而有效提升了溝道區(qū)載流子遷移率，提高了器件性能。
【專利附圖】

【附圖說明】
[0023]以下參照附圖來詳細說明本發(fā)明的技術方案，其中:
[0024]圖1至圖10為依照本發(fā)明的半導體器件制造方法各步驟的剖面示意圖；以及
[0025]圖11為依照本發(fā)明的半導體器件制造方法的示意性流程圖。
【具體實施方式】
[0026]以下參照附圖并結合示意性的實施例來詳細說明本發(fā)明技術方案的特征及其技術效果，公開了能有效控制溝道應力、提高載流子遷移率從而改善器件性能的半導體器件制造方法。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”等等可用于修飾各種器件結構或制造工序。這些修飾除非特別說明并非暗示所修飾器件結構或制造工序的空間、次序或?qū)蛹夑P系。
[0027]以下將結合圖11的流程圖并且參照圖1至圖10的剖面示意圖來詳細說明依照本發(fā)明的半導體器件制造方法各步驟。
[0028]參照圖11以及圖1?圖3，在襯底上形成(假)柵極堆疊結構和假柵極側墻、以及在(假)柵極堆疊結構兩側襯底中形成源漏區(qū)。
[0029]如圖1所示，在襯底上形成(假)柵極堆疊結構。提供襯底I。襯底I依照器件用途需要而合理選擇，可包括單晶體娃(Si)、絕緣體上娃(SOI)、單晶體鍺(Ge)、絕緣體上鍺(GeOI)、應變硅(Strained Si)、鍺硅(SiGe)，或是化合物半導體材料，例如氮化鎵(GaN)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)，以及碳基半導體例如石墨烯、SiC、碳納管等等。優(yōu)選地，襯底I為體Si或SOI以便與CMOS工藝兼容而用于制作大規(guī)模集成電路。
[0030]在襯底I中形成淺溝槽隔離(STI) 2，例如先光刻/刻蝕襯底I形成淺溝槽然后采用LPCVD、PECVD等常規(guī)技術沉積絕緣隔離材料并CMP平坦化直至露出襯底1，形成STI 2，其中STI 2的填充材料可以是氧化物、氮化物、氮氧化物等常規(guī)絕緣材料，還可以是Biο.95La0.05NiO3>BiNiO3> Zrff2O8,Ag3 [Co (CN) 6]等具有超大(正 / 負)熱膨脹系數(shù)的材料(100K的溫度下線性體積膨脹系數(shù)的絕對值大于10_4/K)以便通過應力STI 2向溝道區(qū)施加應力從而進一步提聞載流子遷移率。
[0031]在整個晶片表面也即襯底I和STI2表面依次沉積柵極絕緣層3和柵極材料層4并刻蝕形成柵極堆疊結構(3/4)。在本發(fā)明一個實施例中，采用后柵工藝，因此柵極堆疊結構是假柵極堆疊結構，將在后續(xù)工藝中去除。因此柵極絕緣層3優(yōu)選為氧化硅的墊層；柵極材料層4是假柵極材料層，優(yōu)選為多晶硅、非晶硅或微晶硅。
[0032]值得注意的是，除此之外，在本發(fā)明其他實施例中，可以采用前柵工藝，柵極堆疊結構將在后續(xù)工藝中保留。因此柵極絕緣層3優(yōu)選為氧化硅、摻氮氧化硅、氮化硅、或其它高K材料，高k材料包括但不限于包括選自Hf02、HfSiOx, HfSiON, HfAlOx, HfTaOx, HfLaOx,HfAlSiOx, HfLaSiOx的鉿基材料(其中，各材料依照多元金屬組分配比以及化學價不同，氧原子含量X可合理調(diào)整，例如可為I?6且不限于整數(shù))，或是包括選自Zr02、La203、LaA103、Ti02、Y203的稀土基高K介質(zhì)材料，或是包括Al2O3,以其上述材料的復合層；柵極材料層4則可為多晶硅、多晶鍺硅、或金屬，其中金屬可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物,柵極材料層4中還可摻雜有C、F、N、0、B、P、As等元素以調(diào)節(jié)功函數(shù)。柵極材料層4與柵極絕緣層3之間還優(yōu)選通過PVD、CVD、ALD等常規(guī)方法形成氮化物的阻擋層(未示出)，阻擋層材質(zhì)為 MxNy、MxSiyNz, MxAlyNz, MaAlxSiyNz，其中 M 為 Ta、T1、Hf、Zr、Mo、W 或其它元素。更優(yōu)選地，柵極材料層4與阻擋層不僅采用上下疊置的復合層結構，還可以采用混雜的注入摻雜層結構，也即構成柵極材料層4與阻擋層的材料同時沉積在柵極絕緣層3上，因此柵極導電層包括上述阻擋層的材料。
[0033]如圖2所示，在(假)柵極堆疊結構3/4周圍的襯底I上形成假柵極側墻5。采用PECVD, HDPCVD等常規(guī)沉積方法，在襯底1、柵極堆疊結構3/4上沉積氮化硅、氮氧化硅材質(zhì)的絕緣層，隨后光刻/刻蝕形成假柵極側墻5。假柵極側墻5用于限定稍后源漏區(qū)的位置以及DLC SMT工藝步驟時控制DLC薄膜的沉積位置和質(zhì)量。
[0034]優(yōu)選地，如圖3所示，在假柵極側墻5兩側的襯底I中形成源漏區(qū)6?？梢栽趫D2形成假柵極側墻5之前執(zhí)行第一次源漏離子注入，選擇劑量和能量較小，形成具有第一導電類型的輕摻雜(例如η-或P-)的源漏延伸區(qū)和/或暈狀源漏摻雜區(qū)(均未示出)；然后在圖2形成假柵極側墻5之后，執(zhí)行第二次源漏離子注入，選擇劑量和能量較大，形成具有相同的第一導電類型的重摻雜(例如η+或ρ+)的源漏區(qū)，上述輕摻雜的源漏延伸區(qū)、暈狀源漏摻雜區(qū)以及重摻雜的源漏區(qū)共同構成圖3所示的源漏區(qū)6，源漏區(qū)6之間的襯底I構成溝道區(qū)。其中，對于NMOS而言摻雜磷P、砷As、銻Sb等，對于PMOS而言摻雜硼B(yǎng)、鋁Al、鎵Ga、銦In等。此外，雖然本發(fā)明實施例中僅示出了一種MOSFET的制造流程，然而實際上可以在襯底上同時形成多個PMOS和多個NMOS以及多個其他器件，從而構成CMOS器件、存儲器單元陣列、光電探測器陣列等等。
[0035]除了常規(guī)的離子注入形成源漏區(qū)6之外，還可以形成嵌入式的應力源漏區(qū)6。具體地，以假柵極側墻5為掩模，采用等離子刻蝕或者TMAH濕法腐蝕，在假柵極側墻5兩側的襯底I中形成源漏凹槽(未示出)。在源漏凹槽中外延形成SiGe或Si:C的應力層，利用其與溝道區(qū)Si之間晶格常數(shù)的差異而對溝道區(qū)施加應力，因此構成了應力源漏區(qū)6。優(yōu)選地，可以在外延形成應力源漏區(qū)6的同時執(zhí)行原位摻雜，或者在形成應力源漏區(qū)6之后采用前述的源漏離子注入，形成具有第一導電類型的源漏區(qū)6。
[0036]此外，除了圖3所示的與襯底表面平行的源漏區(qū)之外，還可以進一步外延形成提升源漏(未示出)以減小源漏電阻，進一步提高器件性能。
[0037]參照圖11以及圖4、圖5，形成DLC應力墊層，退火使得溝道區(qū)以及柵極堆疊結構記憶了應力。
[0038]如圖4所示，在整個器件上形成應力墊層7，覆蓋了 STI 2、源漏區(qū)6、假柵極側墻
5、柵極材料層4。應力墊層7的材質(zhì)為類金剛石無定形碳(DLC)，沉積方法可以是先前的磁過濾脈沖陰極真空弧放電((FCVA)，然后更優(yōu)選地是本發(fā)明實施例中的PECVD、磁控濺射。由于DLC薄膜的材料特性很大程度上取決于Sp3鍵的含量，較高的Sp3鍵的含量使得DLC結構更類似于金剛石而不是石墨，因此提高本征應力。具體地，本發(fā)明優(yōu)選實施例中控制工藝參數(shù)使得DLC中Sp3鍵的含量至少大于50%、氫原子含量少于40%、氮原子含量少于20%，使應力墊層7具有應力(可以是張應力或者壓應力)的大小(絕對值)大于2GPa、并優(yōu)選地介于4~lOGPa。磁控濺射和PECVD屬于CMOS主流工藝，容易通過改變工藝參數(shù)來控制薄膜的形成質(zhì)量，可形成多元素合金，薄膜顆粒較少、薄膜保形性良好，因此較之FCVA法形成的DLC薄膜質(zhì)量更佳。例如，磁控濺射DLC的靶標為藍寶石，濺射室內(nèi)通入10~200SCCm的Ar并優(yōu)選還加入I~200sccm的CH4,控制氣壓為10_5~10_2torr，濺射的RF或DC功率為50~1000W，濺射室溫約為500°C。PECVD形成LDC的原料氣為CH4或C6H6,氣壓為10_5~ltorr，RF功率為500W~10kW，沉積室溫為300~700°C。值得注意的是，盡管列舉了以上形成DLC工藝條件，但是只要能使得薄膜質(zhì)量良好，其他范圍的工藝條件也是可選的。DLC材質(zhì)的應力墊層?的厚度例如是10~200nm并優(yōu)選30~lOOnm。
[0039]優(yōu)選地，在磁控濺射、PECVD形成DLC應力墊層7的同時，同步(原位)摻入Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La 等金屬元素以調(diào)節(jié)應力。
[0040]如圖5所示，執(zhí)行退火工藝，使得柵極堆疊結構和溝道區(qū)記憶了應力墊層7的應力。在圖4所示形成了 DLC應力墊層7之后，該應力層已經(jīng)向柵極堆疊結構和溝道區(qū)施加了應力。隨后執(zhí)行退火，例如，執(zhí)行激光退火1100~1300°C并優(yōu)選1200°C，退火時間5ms~50ms并優(yōu)選IOms ;或者，尖峰快速退火(Spike RTA) 1000~1100°C并優(yōu)選1050°C，退火時間500ms~2s并優(yōu)選Is。如此使得柵極堆疊結構特別是柵極材料層4、以及溝道區(qū)中材料(例如分別為多晶硅/微晶硅、以及硅)的晶格局部重排，由此柵極材料層4以及溝道區(qū)記憶了應力墊層7中的應力，或者換言之由DLC層7轉(zhuǎn)移進入了柵極材料層4以及溝道區(qū)。柵極材料層4以及溝道區(qū)記憶 的應力可能小于等于DLC應力墊層7的原始應力，例如僅為
2.5 ~6GPa。
[0041]參見圖11以及圖6、圖7，去除假柵極側墻5，形成柵極側墻8。
[0042]如圖6所示，刻蝕去除假柵極側墻5。依照假柵極側墻5的材質(zhì)，可以采用等離子刻蝕并且控制刻蝕工藝參數(shù)(例如刻蝕氣體種類、流量、壓力、功率等)使得氮化硅、氮氧化硅材質(zhì)的假柵極側墻5與硅、氧化硅等周邊其他材質(zhì)之間的刻蝕選擇比大于10: 1，通過控制刻蝕速率和刻蝕時間，使得完全刻蝕去除假柵極側墻5而基本不刻蝕柵極材料層4、源漏區(qū)6等。或者，也可以采用熱磷酸、或者硫酸與雙氧水的濕法刻蝕液來去除假柵極側墻5。
[0043]如圖7所示，采用常規(guī)工藝，形成柵極側墻8?？梢耘c形成假柵極側墻5相同的工藝，例如PECVD、HDPCVD等沉積氮化硅、氮氧化硅，隨后刻蝕形成柵極側墻8。由于這些常規(guī)材料較軟，臺階覆蓋性良好，因此可以確保柵極側壁的絕緣隔離。此外，也可以采用PECVD、磁控濺射等形成DLC材質(zhì)層并等離子刻蝕形成柵極側墻8，以進一步增強溝道區(qū)應力。與DLC的應力墊層7不同的是，DLC的柵極側墻8厚度較薄而材質(zhì)依然較硬，因此為了確保柵極側壁絕緣介質(zhì)的良好覆蓋，優(yōu)選地還要在DLC柵極側墻8沉積形成之前再沉積氧化硅和/或氮化硅的墊層(未示出)。
[0044]值得注意的是，在圖4~圖7所示的步驟中，由于假柵極側墻5以及DLC應力墊層7形成并且記憶了應力之后被完全除去，因此DLC應力墊層7可以較之現(xiàn)有技術的應力覆蓋層形成的更厚并且無需控制其分布和形狀，由此可以通過增厚DLC層來克服DLC層臺階覆蓋性不佳的缺點。
[0045]此后，參照圖11以及圖8~圖10，完成后續(xù)工藝。[0046]如圖8所示，在源漏區(qū)6中/上形成金屬硅化物9，在整個器件上形成接觸刻蝕停止層10。以柵極側墻8為掩模，執(zhí)行自對準硅化物工藝，在整個器件表面沉積Pt、Co、N1、Ti等金屬或金屬合金的薄膜，然后高溫退火處理，使得源漏區(qū)6中所含的硅與金屬發(fā)生反應生成如 CoSi2' TiSi2' NiS1、PtS1、NiPtS1、CoGeS1、TiGeS1、NiGeSi 等金屬硅化物 9 以降低源漏接觸電阻，從而進一步提高器件性能。采用PECVD、HDPCVD等工藝，沉積氮化硅、氮氧化硅材質(zhì)的絕緣層，覆蓋了 STI2、金屬硅化物9、柵極側墻8、柵極材料層4等等，構成接觸刻蝕停止層(CESL) 10，以用于在稍后的刻蝕或平坦化過程中保護源漏區(qū)以及金屬硅化物。
[0047]如圖9所示，沉積層間介質(zhì)層(ILD) 11并平坦化直至露出柵極材料層4。ILDll優(yōu)選低k材料，包括但不限于有機低k材料(例如含芳基或者多元環(huán)的有機聚合物)、無機低k材料(例如無定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、摻C 二氧化硅、摻F多孔無定形碳、多孔金剛石、多孔有機聚合物)。通過旋涂、噴涂、絲網(wǎng)印刷、LPCVD等方式來沉積低k材料的ILD 11。隨后采用CMP或者回刻處理平坦化ILD 11直至露出了柵極材料層4。
[0048]以后柵工藝為例，如圖10所示，繼續(xù)完成后續(xù)工藝。TMAH濕法刻蝕或者等離子干法刻蝕去除多晶硅、微晶硅、非晶硅的假柵極材料層4，HF濕法腐蝕或者等離子體刻蝕去除氧化硅的假柵極絕緣層(墊氧化層)3，在ILD 11中留下由柵極側墻8限定出的柵極溝槽。在柵極溝槽中通過PECVD、HDPCVD, MOCVD, MBA、ALD等工藝沉積高k材料的柵極絕緣層12，高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金屬氧化物(主要為副族和鑭系金屬元素氧化物，例如 Al203、Ta205、Ti02、Zn0、Zr02、Hf02、Ce02、Y203、La2O3)、鈣鈦礦相氧化物(例如PbZrxTihO3 (PZT) ,BaxSr1^xTiO3 (BST))。在柵極溝槽中柵極絕緣層12上通過MOCVD、蒸發(fā)、濺射等工藝沉積填充了柵極導電層13，柵極導電層13可以是單層也可以是多層，可以包括多晶硅、多晶鍺硅、或金屬，其中金屬可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金屬單質(zhì)、或這些金屬的合金以及這些金屬的氮化物,柵極導電層13中還可摻雜有C、F、N、0、B、P、As等元素以調(diào)節(jié)功函數(shù)。柵極導電層13與柵極絕緣層12之間還優(yōu)選通過PVD、CVD、ALD等常規(guī)方法形成氮化物的阻擋層(未示出)，阻擋層材質(zhì)為 MxNy、MxSiyNz, MxAlyNz, MaAlxSiyNz，其中 M 為 Ta、T1、Hf、Zr、Mo、W 或其它元素。此后，平坦化柵極導電層13、柵極絕緣層12直至暴露ILD 11。沉積形成氮化硅的第二接觸刻蝕停止層(第二 CESL) 14、以及低k材料的第二層間介質(zhì)層(第二 ILD) 15。依次刻蝕第二 ILD15、第二 CESL14、第一 CESL 10直至暴露金屬硅化物9，形成源漏接觸孔，在源漏接觸孔中通過蒸發(fā)、濺射、MOCVD等工藝填充W、Al、T1、Mo、Ta、Cu等金屬及其氮化物形成源漏接觸塞16。至此，已經(jīng)完成了依照本發(fā)明一個實施例的MOSFET制造。
[0049]此外，雖然本發(fā)明附圖中僅顯示了平面溝道的NMOS或PMOS示意圖，但是本領域技術人員應當知曉的是本發(fā)明可用于CMOS結構，也可應用于其他例如立體多柵、垂直溝道、納米線等器件結構。
[0050]依照本發(fā)明的半導體器件制造方法，利用高應力DLC薄膜對假柵以及溝道區(qū)產(chǎn)生記憶應變，從而有效提升了溝道區(qū)載流子遷移率，提高了器件性能。
[0051]盡管已參照一個或多個示例性實施例說明本發(fā)明，本領域技術人員可以知曉無需脫離本發(fā)明范圍而對器件結構做出各種合適的改變和等價方式。此外，由所公開的教導可做出許多可能適于特定情形或材料的修改而不脫離本發(fā)明范圍。因此，本發(fā)明的目的不在于限定在作為用于實現(xiàn)本發(fā)明的最佳實施方式而公開的特定實施例，而所公開的器件結構及其制造方法將包括落入本發(fā)明范圍內(nèi)的所有實施例。
【權利要求】
1.一種半導體器件制造方法，包括: 在襯底上形成柵極堆疊結構； 在柵極堆疊結構周圍形成假柵極側墻； 在襯底、柵極堆疊結構以及假柵極側墻上沉積DLC材質(zhì)的應力墊層； 執(zhí)行退火，使得柵極堆疊結構和柵極堆疊結構下方的襯底中的溝道區(qū)記憶了應力墊層中的應力； 去除假柵極側墻； 在柵極堆疊結構周圍形成柵極側墻。
2.如權利要求1的方法，其中，柵極堆疊結構是假柵極堆疊結構，包括墊氧化層和假柵極材料層，假柵極材料層包括多晶硅、非晶硅、微晶硅。
3.如權利要求1的方法，其中，假柵極側墻和/或柵極側墻包括氮化硅、氮氧化硅。
4.如權利要求1的方法，其中，形成假柵極側墻之后還包括在假柵極側墻兩側的襯底中形成源漏區(qū)。
5.如權利要求4的方法，其中，源漏區(qū)包括輕摻雜的源漏延伸區(qū)和/或暈狀源漏摻雜區(qū)、以及重摻雜的源漏區(qū)。
6.如權利要求4的方法，其中，源漏區(qū)是應力源漏區(qū)，包括SiGe、S1:C。
7.如權利要求4的方法，其中，源漏區(qū)上還包括外延形成的提升源漏區(qū)。
8.如權利要求1的方法,其中,通過PECVD、磁控濺射形成DLC材質(zhì)的應力墊層。
9.如權利要求1的方法,其中,執(zhí)行退火具體包括:執(zhí)行激光退火1100?1300°C，退火時間5ms?50ms ;或者，尖峰快速退火(Spike RTA) 1000?1100°C，退火時間500ms?2s。
10.如權利要求4的方法，其中，形成柵極側墻之后進一步包括:在源漏區(qū)上形成金屬硅化物； 在金屬硅化物、柵極側墻、柵極堆疊結構上形成接觸刻蝕停止層； 在接觸刻蝕停止層上形成層間介質(zhì)層； 平坦化層間介質(zhì)層直至暴露柵極堆疊結構。
11.如權利要求10的方法，其中，平坦化層間介質(zhì)層直至暴露柵極堆疊結構之后進一步包括: 刻蝕去除柵極堆疊結構，留下柵極溝槽； 在柵極溝槽中沉積高k材料的柵極絕緣層； 在柵極溝槽中柵極絕緣層上沉積柵極導電層； 平坦化柵極導電層直至暴露層間介質(zhì)層。
12.如權利要求11的方法，其中，平坦化柵極導電層直至暴露層間介質(zhì)層之后進一步包括: 在層間介質(zhì)層上依次形成第二接觸刻蝕停止層和第二層間介質(zhì)層； 依次刻蝕第二層間介質(zhì)層、第二接觸刻蝕停止層、第一層間介質(zhì)層層、第一接觸刻蝕停止層，直至暴露金屬硅化物，形成源漏接觸孔； 在源漏接觸孔中填充金屬形成源漏接觸塞。
【文檔編號】H01L21/336GK103545211SQ201210244783
【公開日】2014年1月29日 申請日期:2012年7月13日 優(yōu)先權日:2012年7月13日
【發(fā)明者】殷華湘, 梁擎擎, 馬小龍 申請人:中國科學院微電子研究所