專利名稱：一種制備雙層隔離混合晶向應(yīng)變硅納米線cmos方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及一種雙層隔離混合晶向應(yīng)變硅納米線CMOS制備方法。
背景技術(shù)：
通過(guò)縮小晶體管的尺寸來(lái)提高芯片的工作速度和集成度、減小芯片功耗密度一直是微電子工業(yè)發(fā)展所追求的目標(biāo)。在過(guò)去的四十年里，微電子工業(yè)發(fā)展一直遵循著摩爾定律。當(dāng)前的場(chǎng)效應(yīng)晶體管的物理柵長(zhǎng)已接近20nm，柵介質(zhì)也僅有幾個(gè)氧原子層厚，通過(guò)縮小傳統(tǒng)場(chǎng)效應(yīng)晶體管的尺寸來(lái)提高性能已面臨一些困難，這主要是因?yàn)樾〕叽缦露虦系佬?yīng)和柵極漏電流使晶體管的開(kāi)關(guān)性能變壞。納米線場(chǎng)效應(yīng)晶體管(NWFET，Nanowire MOSFET)有望解決這一問(wèn)題。一方面，小的溝道厚度和寬度使NWFET的柵極更接近于溝道的各個(gè)部分，有助于晶體管柵極調(diào)制能力的增強(qiáng)，而且它們大多采用圍柵結(jié)構(gòu)，柵極從多個(gè)方向?qū)系肋M(jìn)行調(diào)制，能夠進(jìn)一步增強(qiáng)調(diào)制能力，改善亞閾值特性。因此，NWFET可以很好地抑制短溝道效應(yīng)，使晶體管尺寸得以進(jìn)一步縮小。另一方面，NWFET利用自身的細(xì)溝道和圍柵結(jié)構(gòu)改善柵極調(diào)制力和抑制短溝道效應(yīng)，緩解了減薄柵介質(zhì)厚度的要求，有望減小柵極漏電流。此外，納米線溝道可以不摻雜，減少了溝道內(nèi)雜質(zhì)離散分布和庫(kù)侖散射。對(duì)于一維納米線溝道，由于量子限制效應(yīng)，溝道內(nèi)載流子遠(yuǎn)離表面分布，故載流子輸運(yùn)受表面散射和溝道橫向電場(chǎng)影響小，可以獲得較高的遷移率?；谝陨蟽?yōu)勢(shì)，NWFET越來(lái)越受到科研人員的關(guān)注。由于Si材料和工藝在半導(dǎo)體工業(yè)中占有主流地位，與其他材料相比，硅納米線場(chǎng)效應(yīng)晶體管(SiNWFET)的制作更容易與當(dāng)前工藝兼容。NWFET的關(guān)鍵工藝是納米線的制作，可分為自上而下和自下而上兩種工藝路線。對(duì)于Si納米線的制作，前者主要利用光刻(光學(xué)光刻或電子束光刻)和刻蝕(ICP、RIE刻蝕或濕法腐蝕)工藝，后者主要基于金屬催化的氣-液-固(VLS)生長(zhǎng)機(jī)制，生長(zhǎng)過(guò)程中以催化劑顆粒作為成核點(diǎn)。目前，自下而上的工藝路線制備的硅納米線由于其隨機(jī)性而不太適合SiNWFET的制備，因此目前的硅納米線場(chǎng)效應(yīng)晶體管中的SiNW主要是通過(guò)自上而下的工藝路線制備。當(dāng)前，在先進(jìn)半導(dǎo)體器件制造中引入應(yīng)變工程非常普遍，對(duì)于溝道方向?yàn)椤?10〉的M0SFET，當(dāng)溝道方向具有張應(yīng)力時(shí)，可以有效增大NMOSFET的電流驅(qū)動(dòng)能力，而當(dāng)溝道方向具有壓應(yīng)力時(shí)，可以有效增大PM0SFET的電流驅(qū)動(dòng)能力。同樣道理，對(duì)于最先進(jìn)的半導(dǎo)體納米線場(chǎng)效應(yīng)晶體管(Nanowire Field EffectTransistor, NWFET)，如果在其納米線長(zhǎng)度方向(即溝道方向)引入應(yīng)變工程，也將大大增大NWFET的電流驅(qū)動(dòng)能力。Masumi Saitoh等人在IEDM2010論文“Understandingof Short-Channel Mobility in Tri-Gate Nanowire MOSFETs and Enhanced StressMemorization Technique for Performance Improvement”中 艮道了在針對(duì) <110>NW nFET中引入應(yīng)力工程后(采用應(yīng)力記憶技術(shù)，SMT),電流驅(qū)動(dòng)能力增大了 58%。
美國(guó)專利US20110254058A1、US20110254099A1、US20110254101A1、US20110254013AUUS20110254102AUUS20110254100AUUS20110248354A1 中公開(kāi)了全包圍柵混合晶向CMOS場(chǎng)效應(yīng)晶體管結(jié)構(gòu)，但是它們都有以下共同缺陷NM0S和PMOS共用同一柵極層，只能實(shí)現(xiàn)鉗位式的CMOS結(jié)構(gòu)，無(wú)法實(shí)現(xiàn)NMOS和PMOS分離結(jié)構(gòu)，而實(shí)際CMOS電路中具有大量NMOS和PMOS分離結(jié)構(gòu)。NMOS和PMOS共用同一柵極層，無(wú)法針對(duì)NMOS和PMOS分別進(jìn)行柵極功函數(shù)調(diào)節(jié)和柵極電阻率調(diào)節(jié)。工藝上很難實(shí)現(xiàn)針對(duì)NMOS和PMOS分別進(jìn)行源漏離子注入。

發(fā)明內(nèi)容
本發(fā)明針對(duì)現(xiàn)有技術(shù)中存在的缺陷，提出一種新型的雙層隔離混合晶向應(yīng)變硅納米線CMOS制備方法，在有效克服現(xiàn)有技術(shù)缺陷同時(shí)，又能保持同樣高的器件集成密度。此夕卜，可以有效增大載流子遷移率，進(jìn)而增大CMOS電流驅(qū)動(dòng)能力。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供一種制備雙層隔離混合晶向應(yīng)變硅納米線CMOS方法，包括以下順序步驟
步驟I:對(duì)頂層硅含有雜質(zhì)離子且表面晶向?yàn)?100)的SOI硅片進(jìn)行光刻和刻蝕定義出硅納米線場(chǎng)效應(yīng)晶體管的區(qū)域，刻蝕至暴露出埋氧層為止，除去光刻和刻蝕過(guò)程中留下的光阻和/或硬掩膜。步驟2 :采用濕法刻蝕除去SOI頂層硅片下方的部分埋氧層，使得硅納米線區(qū)域下方存在空洞層，其中頂層硅層源漏襯墊位置與下面的埋氧層相連。步驟3 :采用熱氧化工藝和濕法刻蝕工藝去除頂層硅層中硅納米線區(qū)表面的氧化層，制備形成硅納米線，在器件上淀積絕緣介質(zhì)層，使得硅片層下方空洞層中填充絕緣介質(zhì)；對(duì)絕緣介質(zhì)層進(jìn)行磨平，使得NWFET的源漏襯墊上方形成2(T200nm的絕緣介質(zhì)層。步驟4 :對(duì)絕緣介質(zhì)層進(jìn)行光刻和選擇性刻蝕，刻蝕除去NWFET的柵極區(qū)域的絕緣介質(zhì)，暴露出SiNW，刻蝕至露出埋氧層為止。步驟5 :對(duì)器件進(jìn)行柵極氧化層工藝，在SiNW和襯底及源漏區(qū)域表面形成Si02、Si0N、Si3N4、高k介質(zhì)層、或其的混合柵氧層；再在柵極氧化層上淀積柵極材料，研磨去除多余柵極材料。步驟6 :對(duì)器件進(jìn)行光刻和刻蝕，將源漏襯墊區(qū)刻蝕開(kāi)，刻蝕至留下底部硅薄層；去除光阻，在刻蝕出的源漏襯墊區(qū)域選擇性外延生長(zhǎng)SiC，同時(shí)進(jìn)行源漏元位摻雜。步驟7 :對(duì)器件進(jìn)行源漏退火工藝和自對(duì)準(zhǔn)金屬硅/鍺硅合金工藝，從而制備得到下層(100)表面晶向應(yīng)變硅納米線NM0SFET，在器件表面沉積絕緣介質(zhì)層以隔離PM0SFET和NMOSFETο步驟8 :將(110)表面晶向硅和已制備有(100)/〈110〉SiNW NMOSFET的支撐片進(jìn)行低溫鍵合處理，使得絕緣介質(zhì)層上形成(110)硅層，這時(shí)如果上層硅層厚度不夠則可以進(jìn)行低溫外延生長(zhǎng)硅層以增大上層硅層厚度。步驟9 :在步驟8形成的硅層上重復(fù)進(jìn)行上述步驟I至7所述的步驟，形成上層(110)表面晶向應(yīng)變硅納米線PM0SFET，其中在上層PM0SFET過(guò)程中源漏襯墊區(qū)域選擇性外延生長(zhǎng)SiGe。步驟10 :通過(guò)后道金屬互連工藝引出下層NMOSFET和上層PM0SFET各端口。
在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述頂層含有雜質(zhì)離子的SOI硅片選用對(duì)SOI硅片進(jìn)行離子注入形成或在形成SOI硅片過(guò)程中形成雜質(zhì)離子。在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述硅納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述上層PM0SFET制備過(guò)程中，外延生長(zhǎng)SiGe中的Ge的化學(xué)摩爾比為1°/Tl00%，進(jìn)一步，優(yōu)選的外延生長(zhǎng)SiGe中的Ge的化學(xué)摩爾比為 10^50%ο在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述上層PM0SFET制備過(guò)程中，源漏本位摻雜選用B、BF、BF2或其混合離子。 在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述下層NMOSFET制備過(guò)程中，外延生長(zhǎng)SiC中的C的化學(xué)摩爾比為O. Of 10%，進(jìn)一步，優(yōu)選的外延生長(zhǎng)SiC中的C的化學(xué)摩爾比為
O.I 5%。在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述下層NMOSFET制備過(guò)程中，源漏本位摻雜選用P，As或其混合離子。在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述步驟9中個(gè)各步驟在小于500°C的環(huán)境下進(jìn)行。在本發(fā)明提供的一個(gè)優(yōu)選實(shí)施例中，所述高k介質(zhì)層為Hf02、ZrO2, La203、A1203、TiO2, SrTiO3> LaAlO3' Y2O3> HfOxNy、ZrOxNy、La2OxNy' Al2OxNy' TiOxNy、SrTiOxNy, LaAlOxNy' Y2OxNy的一種或組合物材料。本發(fā)明提供一種雙層隔離混合晶向應(yīng)變硅納米線CMOS制備方法，形成上下兩層MOSFET的溝道區(qū)是具有不同表面晶向的硅納米線，其中下層MOSFET為NM0SFET，上層MOSFET為PM0SFET。由于引入應(yīng)力機(jī)制，在下層NMOSFET的溝道中沿源漏方向引入壓應(yīng)力，從而增大NMOSFET載流子空穴的遷移率；在上層PM0SFET的溝道中沿源漏方向引入張應(yīng)力，從而增大PM0SFET載流子電子的遷移率。由于引入應(yīng)力機(jī)制，有效增大CMOS的電流驅(qū)動(dòng)能力。


圖I是制備使用的SOI硅片結(jié)構(gòu)剖面示意圖。圖2 (a)和圖2 (b)是本發(fā)明雙層隔離混合晶向應(yīng)變硅納米線CMOS中制備出硅納米線后器件結(jié)構(gòu)的俯視圖和剖面圖。圖3是本發(fā)明中SiNW截面示意圖。圖4是本發(fā)明雙層隔離混合晶向應(yīng)變硅納米線CMOS中硅層下方空洞層填充絕緣介質(zhì)后的結(jié)構(gòu)剖面示意圖。圖5 (a)和圖5 (b)是本發(fā)明雙層隔離混合晶向應(yīng)變硅納米線CMOS中刻蝕去除柵極區(qū)域的絕緣介質(zhì)露出SiNW后器件的俯視圖和剖面圖。圖6 (a)和圖6 (b)是本發(fā)明雙層隔離混合晶向應(yīng)變硅納米線CMOS中在溝槽內(nèi)沉積柵極材料后器件的俯視圖和剖面圖。圖7是本發(fā)明雙層隔離混合晶向應(yīng)變硅納米線CMOS中沉積完上下層之間隔離介質(zhì)層后器件的結(jié)構(gòu)剖面示意圖。
圖8是本發(fā)明中Si鍵合片與制備有(100)/〈110〉SiNW NMOSFET支撐片進(jìn)行低溫鍵合的工藝剖面示意圖。圖9是本發(fā)明中低溫鍵合完成后的剖面結(jié)構(gòu)剖面示意圖。圖10是本發(fā)明中形成上層PM0SFET后的剖面結(jié)構(gòu)剖面示意圖。圖11 (a)和圖11 (b)是本發(fā)明中完成后道金屬互連工藝引出下層NMOSFET和上層PM0SFET各端口后的沿x-x’方向和Y-V方向的剖視結(jié)構(gòu)示意圖。
圖12是本發(fā)明雙層隔離混合晶向應(yīng)變硅納米線CMOS的俯視結(jié)構(gòu)示意圖。
具體實(shí)施例方式本發(fā)明提供一種雙層隔離混合晶向應(yīng)變硅納米線CMOS制備方法。即上下兩層MOSFET的溝道區(qū)是具有不同表面晶向的硅納米線。其中，下層MOSFET可以為NMOSFET，上層MOSFET可以為PM0SFET。在下層NMOSFET的溝道中沿源漏方向引入張應(yīng)力，從而增大NMOSFET載流子電子的遷移率；在上層PM0SFET的溝道中沿源漏方向引入壓應(yīng)力，從而增大PM0SFET載流子空穴的遷移率。通過(guò)應(yīng)力機(jī)制的引入，有效增大CMOS的電流驅(qū)動(dòng)能力。理論上講,上下兩層的SiNWFET可以采用任何表面晶向的娃納米線,根據(jù)Yang M等人的研究成果，(100)/<110>的電子遷移率最大，(110)/<110>的空穴遷移率最大。因此，優(yōu)選地，我們以(100)表面晶向的硅納米線作為NMOSFET的溝道材料，并且NMOSFET的溝道方向?yàn)椤?10〉，以(110)表面晶向的硅納米線作為PM0SFET的溝道材料，并且PM0SFET的溝道方向?yàn)椤?10〉。為詳細(xì)說(shuō)明本發(fā)明創(chuàng)造的技術(shù)內(nèi)容、構(gòu)造特征、所達(dá)成目的及功效，下面將結(jié)合實(shí)施例并配合附圖予以詳細(xì)說(shuō)明。如圖I所不,選用頂層含有雜質(zhì)離子的SOI娃片，其中頂層娃為(100)表面晶向，埋氧層厚度為IOnnTlOOOnm,頂層硅層厚度為10nnT200nm。制備反型模式NM0SFET，則溝道雜質(zhì)離子為受主雜質(zhì)，制備積累模式NM0SFET，則溝道雜質(zhì)離子為施主雜質(zhì)。頂層含有雜質(zhì)離子的SOI硅片可以通過(guò)離子注入或者頂層硅層中原始包括雜質(zhì)離子，作為后續(xù)NWFET的溝道摻雜離子。對(duì)頂層含有雜質(zhì)離子的SOI硅片進(jìn)行光刻和刻蝕(可以采用PR mask,也可以采用Hard mask)定義出娃納米線場(chǎng)效應(yīng)晶體管的區(qū)域,形成中間為娃納米線區(qū)域,兩邊為NWFET的源漏襯墊(Pad)。刻蝕至暴露出埋氧層為止，可以過(guò)刻蝕掉部分埋氧層。除去光刻和刻蝕過(guò)程中留下的光阻和/或硬掩膜。采用濕法刻蝕除去SOI頂層硅中硅納米線區(qū)域下方的部分埋氧層，使得硅片層下方存在空洞層，其中硅片層源漏襯墊位置與下面的埋氧層相連。采用熱氧化工藝和濕法刻蝕工藝去除硅納米線區(qū)域表面的氧化層，制備形成硅納米線，具體結(jié)構(gòu)如圖2 (a)和圖2 (b)所示。根據(jù)硅納米線區(qū)域刻蝕寬度和厚度的不同，所形成硅納米線的截面形狀也不同，有圓形、橫向跑道形和縱向跑道形三種，具體結(jié)構(gòu)如圖3所示。在器件上沉積絕緣介質(zhì)層(如SiO2層)，使得硅層下方的空洞層填充絕緣介質(zhì)，CMP將絕緣介質(zhì)層磨平，使得NWFET的源漏襯墊上方的絕緣介質(zhì)層厚度為10nnT2000nm，形成結(jié)構(gòu)如圖4所示。
如圖5 (a)和圖5 (b)所示，對(duì)絕緣介質(zhì)層進(jìn)行光刻、選擇性刻蝕(可以采用PRmask,也可以采用Hard mask)將NWFET的柵極區(qū)域刻蝕出來(lái),刻蝕掉柵極區(qū)域的絕緣介質(zhì)，露出SiNW，并且一直刻蝕到埋氧層為止。在對(duì)器件進(jìn)行柵氧工藝，可以通過(guò)熱氧化或者沉積工藝制備SiO2或者SiON或者Si3N4或者通過(guò)沉積工藝制備高K材料或者其組合的柵氧層，其中，高K材料可以為Hf02、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、Hf OxNy、ZrOxNy、La2OxNy、Al2OxNy'TiOxNy、SrTiOxNy、LaA10xNy、Y2OxNy的一種或組合物材料。再在柵極氧化層上沉積柵極材料，柵極材料可以為多晶硅、無(wú)定形硅、金屬 或者其組合。采用CMP研磨去除多余柵極材料，形成結(jié)構(gòu)如圖6(a)和圖6 (b)所示。對(duì)器件進(jìn)行光刻、刻蝕將源漏襯墊區(qū)刻蝕開(kāi)?？梢圆捎肏ard mask，優(yōu)選地，采用Si3N4, SiON，TiN中的一種或者其組合?？涛g至留下底部硅薄層；作為后續(xù)外延SiGe的籽晶層。去除光阻,在刻蝕出的源漏襯墊區(qū)域選擇性外延生長(zhǎng)(SEG, Selective EpitaxialGrowth) SiC，其中C的化學(xué)摩爾比為O. 01°/Γ10%，優(yōu)選地，為O. 1°/Γ5%。同時(shí)，進(jìn)行源漏原位摻雜，優(yōu)選摻雜用P，As離子。如果柵極材料采用多晶硅或者無(wú)定形硅，則必須在本步驟保留Hard mask以避免在柵極區(qū)域發(fā)生外延生長(zhǎng)，如果柵極材料采用金屬，則本步驟前可以去除Hard mask。由于本工藝制備方法使得源漏區(qū)和柵極之間已經(jīng)有絕緣介質(zhì)隔離，并且最終源漏區(qū)和柵極區(qū)頂部是同一平面，因此不需要柵極側(cè)墻工藝，簡(jiǎn)化了工藝流程。如果上個(gè)步驟是保留Hard mask的,這時(shí)去除Hard mask后進(jìn)行源漏退火工藝。對(duì)器件進(jìn)行自對(duì)準(zhǔn)金屬硅/鍺硅合金工藝，完成下層(100)表面晶向應(yīng)變硅納米線NMOSFET的制備。由于源漏區(qū)域采用e-SiC，它們對(duì)溝道區(qū)域沿溝道方向具有張應(yīng)力作用，可以有效增大電子遷移率，進(jìn)而增大NMOSFET電流驅(qū)動(dòng)能力。在器件表面沉積絕緣介質(zhì)(如SiO2),以隔離上層與下層的PM0SFET和NM0SFET，形成結(jié)構(gòu)如圖7所示。如圖8和圖9所示，將(110)表面晶向硅和已制備有(100)/〈110〉SiNW NMOSFET的支撐片進(jìn)行低溫鍵合處理，使得絕緣介質(zhì)層上形成(110)硅層，這時(shí)如果上層硅層厚度不夠則可以進(jìn)行低溫外延生長(zhǎng)硅層以增大上層硅層厚度。其中，低溫外延(110)硅層是可以進(jìn)行原位摻雜，作為后續(xù)PM0SFET的溝道摻雜離子。由于下層NMOSFET已制備完成，為了不影響下層器件和金屬硅合金的性能，后續(xù)上層PM0SFET制備過(guò)程中必須采用低溫方法，一般要求低于500°C環(huán)境下進(jìn)行。基于上述低溫鍵合工藝制備的上層(Iio)硅層，制備上層應(yīng)變硅納米線PM0SFET。工藝流程與下層NMOSFET制備基本相同，這里不贅述。其中，在刻蝕出的源漏襯墊區(qū)域選擇性外延生長(zhǎng)SiGe,其中Ge的化學(xué)摩爾比為1°/Γ 00%，優(yōu)選地，為10°/Γ50%。同時(shí)，進(jìn)行源漏原位摻雜，優(yōu)選地，摻雜B、BF、BF2離子。在對(duì)于源漏雜質(zhì)熱處理中，由于對(duì)下層器件溫控的要求，優(yōu)選采用Laser Anneal方法，可以實(shí)現(xiàn)上層器件局部Anneal，而不會(huì)影響到下層器件的性能。完成自對(duì)準(zhǔn)金屬硅合金工藝后，上層(110)表面晶向應(yīng)變硅納米線PM0SFET制備完成，形成如圖10所示結(jié)構(gòu)。由于源漏區(qū)域采用e-SiGe，它們對(duì)溝道區(qū)域沿溝道方向具有壓應(yīng)力作用，可以有效增大空穴遷移率，進(jìn)而增大PM0SFET電流驅(qū)動(dòng)能力。
通過(guò)后道金屬互連工藝引出下層NMOSFET和上層PM0SFET各端口，剖面結(jié)構(gòu)如圖
11(a)和圖11 (b)所示。圖12是制備完成后的雙層隔離混合晶向應(yīng)變硅納米線CMOS結(jié)構(gòu)俯視示意圖，其中110為下層NMOSFET的SiC源區(qū)、111為下層NMOSFET的SiC漏區(qū)、112為下層NMOSFET柵極層、120為上層PM0SFET的SiGe源區(qū)、121為上層PM0SFET的SiGe漏區(qū)、122為上層PM0SFET柵極層、126為雙層堆疊SiNW鰭形有源區(qū)。
以上對(duì)本發(fā)明的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本發(fā)明并不限制于以上描述的具體實(shí)施例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)本發(fā)明進(jìn)行的等同修改和替代也都在本發(fā)明的范疇之中。因此，在不脫離本發(fā)明的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種制備雙層隔離混合晶向應(yīng)變硅納米線CMOS方法，其特征在于，包括以下順序步驟 步驟I:對(duì)頂層硅含有雜質(zhì)離子且表面晶向?yàn)?100)的SOI硅片進(jìn)行光刻和刻蝕定義出硅納米線場(chǎng)效應(yīng)晶體管的區(qū)域，刻蝕至暴露出埋氧層為止，除去光刻和刻蝕過(guò)程中留下的光阻和/或硬掩膜； 步驟2 :采用濕法刻蝕除去SOI頂層硅片下方的部分埋氧層，使得硅納米線區(qū)域下方存在空洞層，其中頂層硅層源漏襯墊位置與下面的埋氧層相連； 步驟3 :采用熱氧化工藝和濕法刻蝕工藝去除頂層硅層中硅納米線區(qū)表面的氧化層，制備形成硅納米線，在器件上淀積絕緣介質(zhì)層，使得硅片層下方空洞層中填充絕緣介質(zhì)；對(duì)絕緣介質(zhì)層進(jìn)行磨平，使得NWFET的源漏襯墊上方形成2(T200nm的絕緣介質(zhì)層； 步驟4 :對(duì)絕緣介質(zhì)層進(jìn)行光刻和選擇性刻蝕，刻蝕除去NWFET的柵極區(qū)域的絕緣介質(zhì)，暴露出SiNW，刻蝕至露出埋氧層為止； 步驟5 :對(duì)器件進(jìn)行柵極氧化層工藝，在SiNW和襯底及源漏區(qū)域表面形成Si02、SiON,Si3N4、高k介質(zhì)層、或其的混合柵氧層；再在柵極氧化層上淀積柵極材料，研磨去除多余柵極材料； 步驟6 :對(duì)器件進(jìn)行光刻和刻蝕，將源漏襯墊區(qū)刻蝕開(kāi)，刻蝕至留下底部硅薄層；去除光阻，在刻蝕出的源漏襯墊區(qū)域選擇性外延生長(zhǎng)SiC，同時(shí)進(jìn)行源漏元位摻雜； 步驟7 :對(duì)器件進(jìn)行源漏退火工藝和自對(duì)準(zhǔn)金屬硅/鍺硅合金工藝，從而制備得到下層(100)表面晶向應(yīng)變硅納米線NM0SFET，在器件表面沉積絕緣介質(zhì)層以隔離PM0SFET和NMOSFET ； 步驟8 :將(110)表面晶向硅和已制備有(100)/〈110〉SiNW NMOSFET的支撐片進(jìn)行低溫鍵合處理，使得絕緣介質(zhì)層上形成(110)硅層； 步驟9 :在步驟8形成的硅層上重復(fù)進(jìn)行上述步驟I至7所述的步驟，形成上層(110)表面晶向應(yīng)變硅納米線PM0SFET，其中在上層PM0SFET過(guò)程中源漏襯墊區(qū)域選擇性外延生長(zhǎng) SiGe ； 步驟10 :通過(guò)后道金屬互連工藝引出下層NMOSFET和上層PM0SFET各端口。
2.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述頂層含有雜質(zhì)離子的SOI硅片選用對(duì)SOI硅片進(jìn)行離子注入形成或在形成SOI硅片過(guò)程中形成雜質(zhì)離子。
3.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述硅納米線的截面形狀為圓形、橫向跑道型或縱向跑道型。
4.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述上層PM0SFET制備過(guò)程中，外延生長(zhǎng)SiGe中的Ge的化學(xué)摩爾比為1°/Γ 00%，優(yōu)選的外延生長(zhǎng)SiGe中的Ge的化學(xué)摩爾比為I0^50%ο
5.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述上層PM0SFET制備過(guò)程中，源漏本位摻雜選用B、BF、BF2或其混合離子。
6.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述下層NMOSFET制備過(guò)程中，夕卜延生長(zhǎng)SiC中的C的化學(xué)摩爾比為0. Of 10%，優(yōu)選的外延生長(zhǎng)SiC中的C的化學(xué)摩爾比為0.I 5%。
7.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述下層NMOSFET制備過(guò)程中，源漏本位摻雜選用P，As或其混合離子。
8.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述步驟9中個(gè)各步驟在小于500°C的環(huán)境下進(jìn)行。
9.根據(jù)權(quán)利要求I所述的制備方法，其特征在于，所述高k介質(zhì)層為HfO2、Zr02、La2O3、Al2O3' TiO2, SrTiO3> LaAlO3' Y203、HfOxNy' ZrOxNy, La2OxNy' Al2OxNy、TiOxNy' SrTiOxNy, LaAlOxNy'Y2OxNy的一種或組合物材料。
全文摘要
本發(fā)明提供一種制備雙層隔離混合晶向應(yīng)變硅納米線CMOS方法。形成上下兩層MOSFET的溝道區(qū)是具有不同表面晶向的硅納米線，其中下層MOSFET為SiNW中沿源漏方向具有張應(yīng)力的NMOSFET，上層MOSFET為SiNW中沿源漏方向具有壓應(yīng)力的PMOSFET。
文檔編號(hào)H01L21/336GK102683224SQ201210135970
公開(kāi)日2012年9月19日 申請(qǐng)日期2012年5月4日 優(yōu)先權(quán)日2012年5月4日
發(fā)明者黃曉櫓 申請(qǐng)人:上海華力微電子有限公司