專利名稱：一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件及制備方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路技術(shù)領(lǐng)域，尤其涉及一種晶面選擇的雙應(yīng)變BiCMOS集成器件及制備方法。
背景技術(shù)：
在信息技術(shù)高度發(fā)展的當(dāng)代，以集成電路為 代表的微電子技術(shù)是信息技術(shù)的關(guān)鍵。集成電路作為人類歷史上發(fā)展最快、影響最大、應(yīng)用最廣泛的技術(shù)，其已成為衡量一個國家科學(xué)技術(shù)水平、綜合國力和國防力量的重要標(biāo)志。對微電子產(chǎn)業(yè)發(fā)展產(chǎn)生巨大影響的“摩爾定律”指出集成電路芯片上的晶體管數(shù)目，約每18個月增加I倍，性能也提升I倍。40多年來，世界微電子產(chǎn)業(yè)始終按照這條定律不斷地向前發(fā)展，電路規(guī)模已由最初的小規(guī)模發(fā)展到現(xiàn)在的超大規(guī)模。Si材料以其優(yōu)異的性能，在微電子產(chǎn)業(yè)中一直占據(jù)著重要的地位，而以Si材料為基礎(chǔ)的CMOS集成電路以低功耗、低噪聲、高輸入阻抗、高集成度、可靠性好等優(yōu)點在集成電路領(lǐng)域中占據(jù)著主導(dǎo)地位。隨著器件特征尺寸的逐步減小，尤其是進入納米尺度以后，微電子技術(shù)的發(fā)展越來越逼近材料、技術(shù)、器件的極限，面臨著巨大的挑戰(zhàn)。當(dāng)器件特征尺寸縮小到65納米以后，MOS器件中的短溝效應(yīng)、強場效應(yīng)、量子效應(yīng)、寄生參量的影響、工藝參數(shù)漲落等問題對器件泄漏電流、亞閾特性、開態(tài)、關(guān)態(tài)電流等性能的影響越來越突出；而且隨著無線移動通信的飛速發(fā)展，對器件和集成電路的性能，如頻率特性、噪聲特性、封裝面積、功耗和成本等提出了更高的要求，傳統(tǒng)硅基工藝制備的器件和集成電路越來越無法滿足新型、高速電子系統(tǒng)的需求。CMOS集成電路的一個重要性能指標(biāo)，是NMOS和PMOS器件的驅(qū)動能力，而電子和空穴的遷移率分別是決定其驅(qū)動能力的關(guān)鍵因素之一。為了提高NMOS器件和PMOS器件的性能進而提高CMOS集成電路的性能，兩種載流子的遷移率都應(yīng)當(dāng)盡可能地高。早在上世紀五十年代，就已經(jīng)研究發(fā)現(xiàn)在硅材料上施加應(yīng)力，會改變電子和空穴的遷移率，從而改變半導(dǎo)體材料上所制備的NMOS和PMOS器件的性能。但電子和空穴并不總是對同種應(yīng)力做出相同的反應(yīng)。同時，在相同的晶面上制備NMOS器件和PMOS器件，它們的遷移率并不能同時達到最優(yōu)。由于Si材料載流子材料遷移率較低，所以采用Si BiCMOS技術(shù)制造的集成電路性能，尤其是頻率性能，受到了極大的限制；而對于SiGe BiCMOS技術(shù)，雖然雙極晶體管采用了 SiGe HBT器件，但是對于制約BiCMOS集成電路頻率特性提升的單極器件仍采用SiCMOS，所以這些都限制BiCMOS集成電路性能地進一步提升。為此，要在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率成為迫切解決的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件及制備方法，以實現(xiàn)充分利用張應(yīng)變Si材料電子遷移率高于體Si材料和壓應(yīng)變SiGe材料空穴遷移率高于體Si材料特點，以及晶面對遷移率的影響，制備出性能增強的雙應(yīng)變BiCMOS集成器件及電路。本發(fā)明的目的在于提供一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件，NMOS器件為應(yīng)變Si平面溝道，PMOS器件為應(yīng)變SiGe平面溝道，雙多晶SiGeHBT器件。進一步、所述NMOS器件的導(dǎo)電溝道是張應(yīng)變Si材料，其導(dǎo)電溝道為平面溝道。進一步、所述PMOS器件的導(dǎo)電溝道是壓應(yīng)變SiGe材料，其導(dǎo)電溝道為平面溝道。進一步、所述NMOS器件的晶面為(100 )，所述PMOS器件的晶面為(110 )。進一步、所述的SiGe HBT器件的發(fā)射極和基極采用多晶硅接觸。 本發(fā)明的另一目的在于提供一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件的制備方法，包括如下步驟第一步、選取兩片Si片，一塊是N型摻雜濃度為I 5X IO15CnT3的Si (110)襯底片，作為上層的基體材料，另一塊是P型摻雜濃度為I 5X IO15CnT3的Si (100)襯底片，作為下層的基體材料；對兩片Si片表面進行氧化，氧化層厚度為0. 5 1 ym，采用化學(xué)機械拋光(CMP)工藝對兩個氧化層表面進行拋光；第二步、對上層基體材料中注入氫，并將兩片Si片氧化層相對置于超高真空環(huán)境中在350 480°C的溫度下實現(xiàn)鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI襯底；第三步、光刻雙極器件有源區(qū)，利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為2 3 iim的深槽，將中間的氧化層刻透；利用化學(xué)汽相淀積(CVD)的方法，在600 7500C，在襯底上生長Si外延層，厚度為2. I 3. 2 ii m，N型摻雜，摻雜濃度為I X IO16 I X IO17CnT3,作為集電區(qū)；第四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為10(T200nm的SiN層；光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域，在襯底表面生長三層材料第一層是SiGe層，Ge組分為15 25%，厚度為2(T60nm，P型摻雜，摻雜濃度為5 X IO18 5 X 1019cnT3，作為基區(qū)；第二層是未摻雜的本征Si層，厚度為l(T20nm ;第三層是未摻雜的本征Poly-Si層，厚度為200 300nm，作為基極和發(fā)射區(qū)；第五步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為IOOlOOnm的SiN層；光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5 u m的深槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在深槽內(nèi)填充SiO2 ；第六步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為100 200鹽的SiN層；光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為18(T300nm的淺槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;第七步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為100 200鹽的SiN層；光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215 325nm的淺槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;第八步、用濕法刻蝕掉表面的SiO2和SiN層，利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為30(T500nm的SiO2層；光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使基極接觸區(qū)摻雜濃度為I X IO19 I X IO20Cm-3,形成基極接觸區(qū)域；第九步、光刻發(fā)射區(qū)域，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為I X IO17 5 X IO17CnT3,形成發(fā)射區(qū)；第十步、光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為I X IO19 lX102°cnT3，形成集電極接觸區(qū)域；并對襯底在950 1100°C溫度下，退火15 120s，進行雜質(zhì)激活，形成SiGe HBT器件；第^^一步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2，光刻NMOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為I. 5
2.5um的深槽，將中間的氧化層刻透；利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在
(100)晶面襯底的NMOS器件有源區(qū)上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X IO15CnT3 ;第二層是厚度為I. 3 2. Inm的P型SiGe漸變層，該層底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X IO15CnT3 ;第三層是Ge組分為15 25 %，厚度為200 400nm的P型SiGe層，摻雜濃度為0. 5 5X IO17CnT3 ;第四層是厚度為8 20nm的P型應(yīng)變Si層，摻雜濃度為0. 5 5X 1017cm_3，作為NMOS器件的溝道；利用濕法腐蝕，刻蝕掉表面的層SiO2 ；第十二步、利用化學(xué)汽相淀積(CVD)方法，在600 80(TC，在襯底表面淀積一層SiO2,光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在PMOS器件有源區(qū)上沿(110)晶面選擇性外延生長三層材料第一層是厚度為50 IOOnm的N型Si緩沖層，摻雜濃度為0. 5 5 X IO17CnT3 ;第二層是厚度為8 20nm的N型SiGe應(yīng)變層，Ge組分是15 25%，摻雜濃度為0. 5 5 X 1017cm_3，作為PMOS器件的溝道；第三層是厚度為3 5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；利用濕法腐蝕，刻蝕掉表面的層SiO2 ；第十三步、光刻場氧區(qū),利用干法刻蝕工藝,在場氧區(qū)刻蝕出深度為0. 3 0. 5 ii m的淺槽；再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;最后，用化學(xué)機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離；第十四步、在300 400°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6 10nm，作為NMOS器件和PMOS器件的柵介質(zhì)，再利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在柵介質(zhì)層上淀積一層厚度為100 500nm的本征Poly-SiGe作為柵電極，Ge組分為10 30% ;光刻NMOS和PMOS器件柵介質(zhì)與柵多晶，形成柵極；第十五步、光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為I 5 X IO18cnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域；光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為I 5X IO18cnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域；第十六步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在整個襯底上淀積一厚度為3 5nm的SiO2層，用干法刻蝕掉這層SiO2,形成NMOS器件和PMOS器件柵極側(cè)墻；、
第十七步、光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源區(qū)、漏區(qū)和柵極；光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源區(qū)、漏區(qū)和柵極；第十八步、在整個襯底上用化學(xué)汽相淀積(CVD)方法，在600 800°C，淀積300 500nm厚的5102層；光刻出引線窗口，在整個襯底上濺射一層金屬鈦(Ti )，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，形成NMOS和PMOS器件和HBT電極金屬接觸；濺射金屬，光刻引線，構(gòu)成導(dǎo)電溝道為22 45nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件。進一步、所述溝道長度取22 45nm。
進一步、所述制備方法中涉及的化學(xué)汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。進一步、基區(qū)厚度根據(jù)第四步SiGe的外延層厚度來決定，取20 60nm。本發(fā)明的另一目的在于提供一種基于晶面選擇的雙應(yīng)變BiCMOS集成電路的制備方法，所述制備方法包括如下步驟步驟1，SOI襯底材料制備的實現(xiàn)方法為(Ia)選取N型摻雜濃度為IXlO15Cnr3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為I X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 y m，作為下層的基體材料；(Ic)采用化學(xué)機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環(huán)境中在350°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI結(jié)構(gòu)；步驟2，外延材料制備的實現(xiàn)方法為(2a)利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為2 的深槽，將中間的氧化層刻透；(2b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為2. I ii mN型外延Si層，作為集電區(qū)，該層摻雜濃度為I X IO16CnT3 ；(2c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(2d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(2e)光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域；(2f)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度為20nm的SiGe層，作為基區(qū)，該層Ge組分為15%，摻雜濃度為5 X IO18CnT3 ；(2g)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度IOnm的未摻雜的本征Si層；
(2h)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度200nm的未摻雜的本征Poly-Si層；步驟3，器件深槽隔離制備的實現(xiàn)方法為(3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(3b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(3c)光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5pm的深槽；
(3d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在深槽內(nèi)填充SiO2，形成器件深槽隔離；步驟4，集電極淺槽隔離制備的實現(xiàn)方法為(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(4c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(4d)光刻集電極淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為ISOnm的淺槽；(4e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2，形成集電極淺槽隔離；步驟5，基極淺槽隔離制備的實現(xiàn)方法為(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(5c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(5d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215nm的淺槽；(5e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2，形成基極淺槽隔離；步驟6，SiGe HBT形成的實現(xiàn)方法為(6a)用濕法刻蝕掉表面的SiO2和SiN層；(6b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層；(6c)光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使接觸區(qū)摻雜濃度為I X IO19CnT3,形成基極；(6d)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為I X IO17Cm-3,形成發(fā)射區(qū)；(6e)光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極；(6f)對襯底 在950°C溫度下，退火120s，進行雜質(zhì)激活，形成SiGe HBT ；步驟7，NMOS器件區(qū)制備的實現(xiàn)方法為(7a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為I. 5 ii m的深槽，將氧化層刻透；(7c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在深槽內(nèi)沿(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，P型緩沖層上生長一層厚度為I. 3 ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X IO16cnT3 ；(7f)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SiGe層上生長一層厚度為20nm的應(yīng)變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2 ；步驟8，PMOS器件區(qū)制備的實現(xiàn)方法為(8a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)沿(110)晶面生長一層厚度為50nm的N型Si緩沖層，摻雜濃度為5 X IO16CnT3 ；(8c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為20nm的P型SiGe層，Ge組分為15%，摻雜濃度為5X IO16CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在應(yīng)變SiGe層上生長一層厚度為5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2 ；步驟9，MOS器件柵極與輕摻雜源漏(LDD)制備的實現(xiàn)方法為(9a)在300°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6nm，作為NMOS器件和PMOS器件的柵介質(zhì)；(9b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在柵介質(zhì)層上淀積一層本征的Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ；(9c)光刻MOS器件柵介質(zhì)與柵多晶，形成柵極；(9d)光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域；(9e)光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域；步驟10，MOS器件形成的實現(xiàn)方法為(IOa)利用化學(xué)汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2 層；
(10b)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側(cè)墻；(IOc)光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源、漏區(qū)和柵極；(IOd)光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源、漏區(qū)和柵極；步驟11，構(gòu)成BiCMOS集成電路的實現(xiàn)方法為(Ila)用化學(xué)汽相淀積(CVD)方法，在600°C，在整個襯底上淀積300nm厚的SiO2層；(Ilb)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準(zhǔn)形成金屬 硅化物，清洗表面多余的金屬，形成金屬接觸；(Ilc)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發(fā)射極、基極、集電極金屬引線，最終構(gòu)成導(dǎo)電溝道為22nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路。本發(fā)明具有如下優(yōu)點:I.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路采用了混合晶面襯底技術(shù)，即在同一個襯底片上分布有(100)和(110)這兩種晶面,在(100)晶面上電子遷移率最聞，而對于空穴，(110)晶面上最聞，為(100)晶面上的2. 5倍,本發(fā)明結(jié)合了載流子遷移率同時達到最高的兩種晶面，能在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率；2.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路工藝中，采用選擇性外延技術(shù)，分別在NMOS器件和PMOS器件有源區(qū)選擇性生長張應(yīng)變Si和壓應(yīng)變SiGe材料，使NMOS器件和PMOS器件頻率性能和電流驅(qū)動能力等電學(xué)性能能夠獲得同時提升，從而CMOS器件與集成電路性能獲得了增強；3.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路結(jié)構(gòu)中MOS器件采用了高K值的HfO2作為柵介質(zhì)，提高了 MOS器件的柵控能力，增強了 MOS器件的電學(xué)性倉泛;4.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路結(jié)構(gòu)中PMOS器件為量子阱器件，即應(yīng)變SiGe溝道層處于Si帽層和體Si層之間，與表面溝道器件相比，該器件能有效地降低溝道界面散射，提高了器件電學(xué)特性；同時，量子阱可以使熱電子注入柵介質(zhì)中的問題得到改善，增加了器件和電路的可靠性；5.本發(fā)明制備基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路的工藝中，采用Poly-SiGe材料作為柵電極，其功函數(shù)隨Ge組分的變化而變化，通過調(diào)節(jié)Poly-SiGe中Ge組分，實現(xiàn)CMOS閾值電壓可連續(xù)調(diào)整，減少了工藝步驟，降低了工藝難度；6.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路的過程中涉及的最高溫度為800°C，低于引起應(yīng)變Si和應(yīng)變SiGe溝道應(yīng)力弛豫的工藝溫度，因此該制備方法能有效地保持應(yīng)變Si和應(yīng)變SiGe溝道應(yīng)力，提高集成電路的性能。


圖I是本發(fā)明提供的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路制備方法的實現(xiàn)流程圖。
具體實施例方式為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。本發(fā)明實施例提供了一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件，NMOS器件為應(yīng)變Si平面溝道，PMOS器件為應(yīng)變SiGe平面溝道，雙多晶SiGeHBT器件。作為本發(fā)明實施例的一優(yōu)化方案，所述NMOS器 件的導(dǎo)電溝道是張應(yīng)變Si材料，其導(dǎo)電溝道為平面溝道。作為本發(fā)明實施例的一優(yōu)化方案，所述PMOS器件的導(dǎo)電溝道是壓應(yīng)變SiGe材料，其導(dǎo)電溝道為平面溝道。作為本發(fā)明實施例的一優(yōu)化方案，所述NMOS器件的晶面為(100)，所述PMOS器件的晶面為(110)。作為本發(fā)明實施例的一優(yōu)化方案，所述的SiGe HBT器件的發(fā)射極和基極采用多晶硅接觸。以下參照附圖1，對本發(fā)明基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路的工藝流程作進一步詳細描述。實施例I :制備22nm基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為lX1015cm_3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為I X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 y m，作為下層的基體材料；(Ic)采用化學(xué)機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環(huán)境中在350°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2，外延材料制備。(2a)利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為2 的深槽，將中間的氧化層刻透；(2b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為2. Iiim的N型外延Si層，作為集電區(qū)，該層摻雜濃度為IXlO16cnT3;(2c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；
(2d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(2e)光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域；(2f)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度為20nm的SiGe層，作為基區(qū)，該層Ge組分為15%，摻雜濃度為5 X IO18CnT3 ；(2g)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度IOnm的未摻雜的本征Si層；(2h)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度200nm的未摻雜的本征Poly-Si層。步驟3，器件深槽隔離制備。(3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(3b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(3c)光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5i!m的深槽；(3d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在深槽內(nèi)填充SiO2，形成器件深槽隔離。步驟4，集電極淺槽隔離制備。(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(4c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(4d)光刻集電極淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為ISOnm的淺槽；(4e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2，形成集電極淺槽隔離。步驟5，基極淺槽隔離制備。(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm 的 SiO2 層；(5c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm 的 SiN 層；(5d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215nm的淺槽；(5e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2，形成基極淺槽隔離。
、
步驟6，SiGe HBT 形成。(6a)用濕法刻蝕掉表面的SiO2和SiN層；
(6b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層；(6c)光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使接觸區(qū)摻雜濃度為I X IO19CnT3,形成基極；(6d)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為I X IO17Cm-3,形成發(fā)射區(qū)； (6e)光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極；(6f)對襯底在950°C溫度下，退火120s，進行雜質(zhì)激活，形成SiGe HBT0步驟7，NMOS器件區(qū)制備。(7a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為I. 5 ii m的深槽，將氧化層刻透；(7c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在深槽內(nèi)沿(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15CnT3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，P型緩沖層上生長一層厚度為I. 3 ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15Cm 3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X IO16cnT3 ；(7f)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SiGe層上生長一層厚度為20nm的應(yīng)變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟8，PMOS器件區(qū)制備。(8a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)沿(110)晶面選擇性生長一層厚度為200nm的N型Si緩沖層，摻雜濃度為5 X IO16Cm 3 ；(8c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為20nm的P型SiGe層，Ge組分為15%，摻雜濃度為5X IO16CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在應(yīng)變SiGe層上生長一層厚度為5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，MOS器件柵極與輕摻雜源漏(LDD)制備。(9a)在300°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6nm，作為NMOS器件和PMOS器件的柵介質(zhì)；(9b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在柵介質(zhì)層上淀積一層本征的Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ；
(9c)光刻MOS器件柵介質(zhì)與柵多晶，形成柵極；(9d)光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域；(9e)光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域。步驟10，MOS器件形成。(IOa)利用化學(xué)汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2 層；
(IOb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側(cè)墻；(IOc)光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源、漏區(qū)和柵極；(IOd)光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源、漏區(qū)和柵極。步驟11，構(gòu)成BiCMOS集成電路。(Ila)用化學(xué)汽相淀積(CVD)方法，在600°C，在整個襯底上淀積300nm厚的SiO2層；(Ilb)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(Ilc)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發(fā)射極、基極、集電極金屬引線，最終構(gòu)成導(dǎo)電溝道為22nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路。實施例2 :制備30nm基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為3 X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 75 u m,作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為3X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 75 u m，作為下層的基體材料；(Ic)采用化學(xué)機械拋光(CMP)工藝，分別對下層和注入氫后的上層有源層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環(huán)境中在400°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高150°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留150nm的Si材料，并在該斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2,外延材料制備。(2a)利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為2. 5 的深槽，將中間的氧化層刻透；(2b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在上層Si材料上生長一層厚度為2. m的N型外延Si層，作為集電區(qū)，該層摻雜濃度為5 X IO16CnT3 ；(2c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層； (2d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層；(2e)光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域；(2f)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長一層厚度為40nm的SiGe層，作為基區(qū)，該層Ge組分為20%，摻雜濃度為I X1019cm_3 ；(2g)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長一層厚度15nm的未摻雜的本征Si層；(2h)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底上生長一層厚度240nm的未摻雜的本征Poly-Si層。步驟3，器件深槽隔離制備。(3a)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層；(3b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層；(3c)光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5pm的深槽；(3d)利用化學(xué)汽相淀積(CVD)方法，在700°C，在淺槽內(nèi)填充SiO2，形成器件深槽隔離。步驟4，集電極淺槽隔離制備。(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層；(4c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層；(4d)光刻集電極淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為240nm的淺槽；(4e)利用化學(xué)汽相淀積(CVD)方法，在700°C，在淺槽內(nèi)填充SiO2，形成集電極淺槽隔離。步驟5，基極淺槽隔離制備。(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為240nm 的 SiO2 層；(5c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為150nm 的 SiN 層；(5d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為260nm的淺槽；(5e)利用化學(xué)汽相淀積(CVD)方法，在700°C，在淺槽內(nèi)填充SiO2，形成基極淺槽隔離。步驟6，SiGe HBT 形成。(6a)用濕法刻蝕掉表面的SiO2和SiN層；(6b)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在襯底表面淀積一層厚度為400nm 的 SiO2 層；(6c)光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使接觸區(qū)摻雜濃度為5 X IO19CnT3,形成基極；
(6d)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為3 X 1017cm_3，形成發(fā)射區(qū)；(6e)光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為5 X IO19CnT3,形成集電極；(6f)對襯底在1000°C溫度下，退火60s，進行雜質(zhì)激活，形成SiGe HBT0步驟7，NMOS器件區(qū)制備。(7a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為2 ii m的深槽，將氧化層刻透；(7c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在深槽內(nèi)沿(100)晶面生長一層厚度為300nm的P型Si緩沖層，摻雜濃度為3 X IO15CnT3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，P型緩沖層上生長一層厚度為I. 7 ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為20%，摻雜濃度為3 X IO15Cm 3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在Ge組分梯形分布的SiGe層上生長一層厚度為300nm的P型SiGe層，Ge組分為20%，摻雜濃度為IX IO17cnT3 ；(7f)利用化學(xué)汽相淀積(CVD)方法，在700°C，在SiGe層上生長一層厚度為15nm的應(yīng)變Si層，摻雜濃度為I X 1017cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟8，PMOS器件區(qū)制備。(8a)利用化學(xué)汽相淀積(CVD)方法，在700°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)的方法，在700°C，在PMOS器件有源區(qū)沿(110)晶面選擇性生長一層厚度為SOnm的N型Si緩沖層，摻雜濃度為I X IO17Cm 3 ；(8c)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在Si緩沖層上生長一層厚度為15nm的P型SiGe層，Ge組分為20%,摻雜濃度為I X IO17CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在700°C，在應(yīng)變SiGe層上生長一層厚度為4nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，MOS器件柵極與輕摻雜源漏(LDD)制備。(9a)在350°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為8nm，作為NMOS器件和PMOS器件的柵介質(zhì)；(9b)利用化學(xué)汽相淀積(CVD)方法，在700°C，在柵介質(zhì)層上淀積一層本征的Poly-SiGe，厚度為 300nm，Ge 組分為 20% ；(9c)光刻MOS器件柵介質(zhì)與柵多晶，形成柵極；(9d)光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域；(9e)光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為3 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域。步驟10，MOS器件形成。(IOa)利用化學(xué)汽相淀積(CVD)方法，在700°C，在整個襯底上淀積一厚度為4nm的SiO2 層；(IOb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側(cè)墻；(IOc)光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源、漏區(qū)和柵極；(IOd)光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源、漏區(qū)和柵極。步驟11，構(gòu)成BiCMOS集成電路。(Ila)用化學(xué)汽相淀積(CVD)方法，在700°C，在整個襯底上淀積400nm厚的SiO2層；(Ilb)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(Ilc)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發(fā)射極、基極、集電極金屬引線，最終構(gòu)成導(dǎo)電溝道為30nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路。實施例3 :制備45nm基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路，具體步驟如下步驟1，SOI襯底材料制備。(Ia)選取N型摻雜濃度為5 X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為I Pm，作為上層的基體材料，并在該基體材料中注入氫；(Ib)選取P型摻雜濃度為5X IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為I Pm，作為下層的基體材料；(Ic)采用化學(xué)機械拋光(CMP)工藝，分別對下層層和注入氫后的上層基體材料表面進行拋光處理；( Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環(huán)境中在480°C溫度下實現(xiàn)鍵合；(Ie)將鍵合后的基片溫度升高100°C，使上層基體材料在注入的氫處斷裂，對上層、基體材料多余的部分進行剝離，保留200nm的Si材料，并在該斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI結(jié)構(gòu)。步驟2,外延材料制備。
(2a)利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為3 的深槽，將中間的氧化層刻透；(2b)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在上層Si材料上生長一層厚度為3. 2iim的N型外延Si層，作為集電區(qū)，該層摻雜濃度為IXlO17cnT3 ；(2c)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層； (2d)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層；(2e)光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域；(2f)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長一層厚度為60nm的SiGe層，作為基區(qū)，該層Ge組分為25%，摻雜濃度為5 X1019cm_3 ；(2g)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長一層厚度20nm的未摻雜的本征Si層；(2h)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在襯底上生長一層厚度300nm的未摻雜的本征Poly-Si層。步驟3，器件深槽隔離制備。(3a)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層；(3b)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層；(3c)光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5pm的深槽；(3d)利用化學(xué)汽相淀積(CVD)方法，在800°C，在淺槽內(nèi)填充SiO2，形成器件深槽隔離。步驟4，集電極淺槽隔離制備。(4a)用濕法刻蝕掉表面的SiO2和SiN層；(4b)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層；(4c)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層；(4d)光刻集電極淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為300nm的淺槽；(4e)利用化學(xué)汽相淀積(CVD)方法，在800°C，在淺槽內(nèi)填充SiO2，形成集電極淺槽隔離。步驟5，基極淺槽隔離制備。(5a)用濕法刻蝕掉表面的SiO2和SiN層；(5b)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為300nm 的 SiO2 層；(5c)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積一層厚度為200nm 的 SiN 層；
(5d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為325nm的淺槽；(5e)利用化學(xué)汽相淀積(CVD)方法，在800°C，在淺槽內(nèi)填充SiO2，形成基極淺槽隔離。步驟6，SiGe HBT 形成。(6a)用濕法刻蝕掉表面的SiO2和SiN層；(6b)利用化學(xué)汽相淀積(CVD)的方法，在800°C，在襯底表面淀積 一層厚度為500nm 的 SiO2 層；(6c)光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使接觸區(qū)摻雜濃度為I X 102°cnT3,形成基極；(6d)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為5 X 1017cm_3，形成發(fā)射區(qū)；(6e)光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為I X 102°cnT3,形成集電極；(6f)對襯底在1100°C溫度下，退火15s，進行雜質(zhì)激活，形成SiGe HBT0步驟7，NMOS器件區(qū)制備。(7a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2 ；(7b)光刻NMOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為2. 5 ii m的深槽，將氧化層刻透；(7c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在深槽內(nèi)沿(100)晶面生長一層厚度為400nm的P型Si緩沖層，摻雜濃度為5 X IO15CnT3 ；(7d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，P型緩沖層上生長一層厚度為2. I ii m的P型Ge組分梯形分布的SiGe,底部Ge組分為0%，頂部為25%，摻雜濃度為5 X IO15Cm 3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在Ge組分梯形分布的SiGe層上生長一層厚度為400nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO17cnT3 ；(7f)利用化學(xué)汽相淀積(CVD)方法，在750°C，在SiGe層上生長一層厚度為8nm的應(yīng)變Si層，摻雜濃度為5X 1017cm_3，作為NMOS器件的溝道；(7g)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟8，PMOS器件區(qū)制備。(8a)利用化學(xué)汽相淀積(CVD)方法，在800°C，在襯底表面淀積一層SiO2 ；(8b)光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)的方法，在750°C，在PMOS器件有源區(qū)沿(110)晶面選擇性生長一層厚度為IOOnm的N型Si緩沖層，摻雜濃度為5 X IO17Cm 3 ；(8c)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在Si緩沖層上生長一層厚度為8nm的P型SiGe層，Ge組分為25%，摻雜濃度為5 X IO17CnT3 ；(8d)利用化學(xué)汽相淀積(CVD)的方法，在750°C，在應(yīng)變SiGe層上生長一層厚度為3nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；
(8e)利用濕法腐蝕，刻蝕掉表面的層SiO2。步驟9，MOS器件柵極與LDD制備。(9a)在400°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為10nm，作為NMOS器件和PMOS器件的柵介質(zhì)；
(9b)利用化學(xué)汽相淀積(CVD)方法，在750°C，在柵介質(zhì)層上淀積一層本征的Poly-SiGe，厚度為 500nm，Ge 組分為 30% ；(9c)光刻MOS器件柵介質(zhì)與柵多晶，形成柵極；(9d)光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域；(9e)光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為5 X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域。步驟10，MOS器件形成。(IOa)利用化學(xué)汽相淀積(CVD)方法，在800°C，在整個襯底上淀積一厚度為5nm的SiO2 層；(IOb)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側(cè)墻；(IOc)光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源、漏區(qū)和柵極；(IOd)光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源、漏區(qū)和柵極。步驟11，構(gòu)成BiCMOS集成電路。(Ila)用化學(xué)汽相淀積(CVD)方法，在800°C，在整個襯底上淀積500nm厚的SiO2層；(Ilb)光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，形成金屬接觸；(Ilc)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發(fā)射極、基極、集電極金屬引線，最終構(gòu)成導(dǎo)電溝道為45nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路。本發(fā)明實施例提供的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及制備方法具有如下優(yōu)點I.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路采用了混合晶面襯底技術(shù)，即在同一個襯底片上分布有(100)和(110)這兩種晶面,在(100)晶面上電子遷移率最聞，而對于空穴，(110)晶面上最聞，為(100)晶面上的2. 5倍,本發(fā)明結(jié)合了載流子遷移率同時達到最高的兩種晶面，能在不降低一種類型器件的載流子的遷移率的情況下，提高另一種類型器件的載流子的遷移率；2.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路工藝中，采用選擇性外延技術(shù)，分別在NMOS器件和PMOS器件有源區(qū)選擇性生長張應(yīng)變Si和壓應(yīng)變SiGe材料，使NMOS器件和PMOS器件頻率性能和電流驅(qū)動能力等電學(xué)性能能夠獲得同時提升，從而CMOS器件與集成電路性能獲得了增強；3.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路結(jié)構(gòu)中MOS器件采用了高K值的HfO2作為柵介質(zhì)，提高了 MOS器件的柵控能力，增強了 MOS器件的電學(xué)性倉泛;4.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路結(jié)構(gòu)中PMOS器件為量子阱器件，即應(yīng)變SiGe溝道層處于Si帽層和體Si層之間，與表面溝道器件相比，該器件能有效地降低溝道界面散射，提高了器件電學(xué)特性；同時，量子阱可以使熱電子注入柵介質(zhì)中的問題得到改善，增加了器件和電路的可靠性；5.本發(fā)明制備基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路工藝中，采用Poly-SiGe材料作為柵電極，其功函數(shù)隨Ge組分的變化而變化，通過調(diào)節(jié)Poly-SiGe中Ge組分，實現(xiàn)CMOS閾值電壓可連續(xù)調(diào)整，減少了工藝步驟，降低了工藝難度；6.本發(fā)明制備的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路過程中涉及的最高溫度為800°C，低于引起應(yīng)變Si和應(yīng)變SiGe溝道應(yīng)力弛豫的工藝溫度，因此該制備方法 能有效地保持應(yīng)變Si和應(yīng)變SiGe溝道應(yīng)力，提高集成電路的性能。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件，其特征在于，NMOS器件為應(yīng)變Si平面溝道，PMOS器件為應(yīng)變SiGe平面溝道，雙極器件為雙多晶SiGe HBT器件。
2.根據(jù)權(quán)利要求I所述的基于晶面選擇的雙應(yīng)變BiCMOS集成器件，其特征在于，所述NMOS器件的導(dǎo)電溝道是張應(yīng)變Si材料，其導(dǎo)電溝道為平面溝道。
3.根據(jù)權(quán)利要求I所述的基于晶面選擇的雙應(yīng)變BiCMOS集成器件，其特征在于，所述PMOS器件的導(dǎo)電溝道是壓應(yīng)變SiGe材料，其導(dǎo)電溝道為平面溝道。
4.根據(jù)權(quán)利要求I所述的基于晶面選擇的雙應(yīng)變BiCMOS集成器件，其特征在于，所述NMOS器件的晶面為(100 )，所述PMOS器件的晶面為(110 )。
5.根據(jù)權(quán)利要求I所述的基于晶面選擇的雙應(yīng)變BiCMOS集成器件，其特征在于，所述 的SiGe HBT器件的發(fā)射極和基極采用多晶硅接觸。
6.一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件的制備方法，其特征在于，包括如下步驟 第一步、選取兩片Si片，一塊是N型摻雜濃度為I 5 X IO15CnT3的Si (110)襯底片，作為上層的基體材料，另一塊是P型摻雜濃度為I 5X IO15CnT3的Si (100)襯底片，作為下層的基體材料；對兩片Si片表面進行氧化，氧化層厚度為0. 5 1 ym，采用化學(xué)機械拋光(CMP)工藝對兩個氧化層表面進行拋光； 第二步、對上層基體材料中注入氫，并將兩片Si片氧化層相對置于超高真空環(huán)境中在350 480°C的溫度下實現(xiàn)鍵合；將鍵合后的Si片溫度升高100 200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOlOOnm的Si材料，并在其斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI襯底； 第三步、光刻雙極器件有源區(qū)，利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為2 3 iim的深槽，將中間的氧化層刻透；利用化學(xué)汽相淀積(CVD)的方法，在600 7500C，在襯底上生長Si外延層，厚度為2. I 3. 2 ii m，N型摻雜，摻雜濃度為I X IO16 I X IO17CnT3,作為集電區(qū)； 第四步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為IOOlOOnm的SiN層；光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域，在襯底表面生長三層材料第一層是SiGe層，Ge組分為15 25%，厚度為2(T60nm，P型摻雜，摻雜濃度為5 X IO18 5 X 1019cnT3，作為基區(qū)；第二層是未摻雜的本征Si層，厚度為l(T20nm ;第三層是未摻雜的本征Poly-Si層，厚度為200 300nm，作為基極和發(fā)射區(qū)； 第五步、利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為10(T200nm的SiN層；光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5 u m的深槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在深槽內(nèi)填充SiO2 ； 第六步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學(xué)汽相淀積(CVD)的方法，在600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為100 200鹽的SiN層；光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為18(T300nm的淺槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ; 第七步、用濕法刻蝕掉表面的SiO2和SiN層，再利用化學(xué)汽相淀積(CVD)的方法，在.600 800°C，在襯底表面淀積一層厚度為20(T300nm的SiO2層和一層厚度為100 200鹽的SiN層；光刻基區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215 325nm的淺槽，利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ; 第八步、用濕法刻蝕掉表面的SiO2和SiN層，利用化學(xué)汽相淀積(CVD)的方法，在600 .8000C，在襯底表面淀積一層厚度為30(T500nm的SiO2層；光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使基極接觸區(qū)摻雜濃度為I X IO19 I X IO20Cm-3,形成基極接觸區(qū)域； 第九步、光刻發(fā)射區(qū)域，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為IX IO17 .5 X IO17CnT3,形成發(fā)射區(qū)； 第十步、光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為I X IO19 lX102°cnT3，形成集電極接觸區(qū)域；并對襯底在950 1100°C溫度下，退火15 .120s，進行雜質(zhì)激活，形成SiGe HBT器件； 第i^一步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2,光刻NMOS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為I. 5 .2. 5um的深槽，將中間的氧化層刻透；利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在(100)晶面襯底的NMOS器件有源區(qū)上選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩沖層，摻雜濃度為I 5X IO15CnT3 ;第二層是厚度為I. 3 2. Inm的P型SiGe漸變層，該層底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5X IO15CnT3 ;第三層是Ge組分為15 25 %，厚度為200 400nm的P型SiGe層，摻雜濃度為0. 5 5X IO17CnT3 ;第四層是厚度為8 20nm的P型應(yīng)變Si層，摻雜濃度為0. 5 5X 1017cm_3，作為NMOS器件的溝道；利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第十二步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在襯底表面淀積一層SiO2,光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在PMOS器件有源區(qū)上沿(110)晶面選擇性外延生長三層材料第一層是厚度為50 IOOnm的N型Si緩沖層，摻雜濃度為0. 5 5 X IO17CnT3 ;第二層是厚度為8 20nm的N型SiGe應(yīng)變層，Ge組分是15 25%，摻雜濃度為0. 5 5 X 1017cnT3，作為PMOS器件的溝道；第三層是厚度為3 5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)；利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 第十三步、光刻場氧區(qū)，利用干法刻蝕工藝，在場氧區(qū)刻蝕出深度為0. 3 0. 5 y m的淺槽；再利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在淺槽內(nèi)填充SiO2 ;最后，用化學(xué)機械拋光(CMP)方法，除去多余的氧化層，形成淺槽隔離； 第十四步、在300 400°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6 10nm，作為NMOS器件和PMOS器件的柵介質(zhì)，再利用化學(xué)汽相淀積(CVD)方法，在600 750°C，在柵介質(zhì)層上淀積一層厚度為100 500nm的本征Poly-SiGe作為柵電極，Ge組分為10 30% ;光刻NMOS和PMOS器件柵介質(zhì)與柵多晶，形成柵極； 第十五步、光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為I 5X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域；光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為I 5X IO18cnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域； 第十六步、利用化學(xué)汽相淀積(CVD)方法，在600 800°C，在整個襯底上淀積一厚度為.3 5nm的SiO2層，用干法刻蝕掉這層SiO2,形成NMOS器件和PMOS器件柵極側(cè)墻； 第十七步、光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源區(qū)、漏區(qū)和柵極；光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源區(qū)、漏區(qū)和柵極； 第十八步、在整個襯底上用化學(xué)汽相淀積(CVD)方法，在600 800°C，淀積300 500nm厚的5102層；光刻出引線窗口，在整個襯底上濺射一層金屬鈦(Ti )，合金，自對準(zhǔn)形成金屬硅化物，清洗表面多余的金屬，形成MOS器件和HBT電極金屬接觸；濺射金屬，光刻引線，構(gòu)成導(dǎo)電溝道為22 45nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件。
7.根據(jù)權(quán)利要求6所述的制備方法，其特征在于，所述溝道長度取22 45nm。
8.根據(jù)權(quán)利要求6所述的制備方法，其特征在于，所述制備方法中涉及的化學(xué)汽相淀積(CVD)工藝溫度決定，最高溫度小于等于800°C。
9.根據(jù)權(quán)利要求6所述的制備方法，其特征在于，基區(qū)厚度根據(jù)第四步SiGe的外延層厚度來決定，取20 60nm。
10.一種基于晶面選擇的雙應(yīng)變BiCMOS集成電路的制備方法，其特征在于，所述制備方法包括如下步驟 步驟1，SOI襯底材料制備的實現(xiàn)方法為 (Ia)選取N型摻雜濃度為I X IO15CnT3的Si片，晶面為(110)，對其表面進行氧化，氧化層厚度為0. 5 ii m，作為上層的基體材料，并在該基體材料中注入氫； (Ib)選取P型摻雜濃度為IX IO15CnT3的Si片，晶面為(100)，對其表面進行氧化，氧化層厚度為0. 5 y m，作為下層的基體材料； (Ic)采用化學(xué)機械拋光(CMP)工藝，分別對下層和注入氫后的上層基體材料表面進行拋光處理； (Id)將拋光處理后的下層和上層基體材料表面SiO2相對緊貼，置于超高真空環(huán)境中在.350°C溫度下實現(xiàn)鍵合； (Ie)將鍵合后的基片溫度升高200°C，使上層基體材料在注入的氫處斷裂，對上層基體材料多余的部分進行剝離，保留IOOnm的Si材料，并在該斷裂表面進行化學(xué)機械拋光(CMP)，形成SOI結(jié)構(gòu)； 步驟2，外延材料制備的實現(xiàn)方法為 (2a)利用干法刻蝕工藝，在雙極器件有源區(qū)，刻蝕出深度為2 的深槽，將中間的氧化層刻透； (2b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在上層Si材料上生長一層厚度為.2. Iii mN型外延Si層，作為集電區(qū)，該層摻雜濃度為IXlO16cnT3 ； (2c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (2d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (2e)光刻基區(qū)，利用干法刻蝕，刻蝕出深度為200nm的基區(qū)區(qū)域； (2f)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度為20nm的SiGe層，作為基區(qū)，該層Ge組分為15%，摻雜濃度為5 X IO18CnT3 ；(2g)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度IOnm的未摻雜的本征Si層； (2h)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底上生長一層厚度200nm的未摻雜的本征Poly-Si層； 步驟3，器件深槽隔離制備的實現(xiàn)方法為 (3a)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (3b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (3c)光刻器件間深槽隔離區(qū)域，在深槽隔離區(qū)域干法刻蝕出深度為5pm的深槽； (3d)利用化學(xué)汽相淀積(CVD)方法，在600°C，在深槽內(nèi)填充SiO2，形成器件深槽隔離； 步驟4，集電極淺槽隔離制備的實現(xiàn)方法為 (4a)用濕法刻蝕掉表面的SiO2和SiN層； (4b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (4c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (4d)光刻集電極淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為ISOnm的淺槽； (4e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2，形成集電極淺槽隔離； 步驟5，基極淺槽隔離制備的實現(xiàn)方法為 (5a)用濕法刻蝕掉表面的SiO2和SiN層； (5b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為200nm的SiO2 層； (5c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為IOOnm的SiN 層； (5d)光刻集電區(qū)淺槽隔離區(qū)域，在淺槽隔離區(qū)域干法刻蝕出深度為215nm的淺槽； (5e)利用化學(xué)汽相淀積(CVD)方法，在600°C，在淺槽內(nèi)填充SiO2，形成基極淺槽隔離； 步驟6，SiGe HBT形成的實現(xiàn)方法為 (6a)用濕法刻蝕掉表面的SiO2和SiN層； (6b)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在襯底表面淀積一層厚度為300nm的SiO2 層； (6c)光刻基極區(qū)域，對該區(qū)域進行P型雜質(zhì)注入，使接觸區(qū)摻雜濃度為IX IO19cnT3，形成基極； (6d)光刻發(fā)射區(qū)，對該區(qū)域進行N型雜質(zhì)注入，使摻雜濃度為I X IO17Cm-3,形成發(fā)射區(qū)；、 (6e)光刻集電極區(qū)域，并利用化學(xué)機械拋光(CMP)的方法，去除集電極區(qū)域的本征Si層和本征Poly-Si層，對該區(qū)域進行N型雜質(zhì)注入，使集電極接觸區(qū)摻雜濃度為I X IO19CnT3,形成集電極；(6f)對襯底在950°C溫度下，退火120s，進行雜質(zhì)激活，形成SiGe HBT ； 步驟7，NMOS器件區(qū)制備的實現(xiàn)方法為 (7a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ； (7b)光刻匪OS器件有源區(qū)，利用干法刻蝕工藝，在NMOS器件有源區(qū)，刻蝕出深度為I.5um的深槽，將氧化層刻透； (7c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在深槽內(nèi)沿(100)晶面生長一層厚度為200nm的P型Si緩沖層，摻雜濃度為I X IO15cnT3 ； (7d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，P型緩沖層上生長一層厚度為I. 3 ii m的P型Ge組分梯形分布的SiGe，底部Ge組分為0%，頂部為15%，摻雜濃度為I X IO15CnT3 ；(7e)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在Ge組分梯形分布的SiGe層上生長一層厚度為200nm的P型SiGe層，Ge組分為15%，摻雜濃度為5 X IO16cnT3 ； (7f)利用化學(xué)汽相淀積(CVD)方法，在600°C，在SiGe層上生長一層厚度為20nm的應(yīng)變Si層，摻雜濃度為5X 1016cm_3，作為NMOS器件的溝道； (7g)利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 步驟8，PMOS器件區(qū)制備的實現(xiàn)方法為 (8a)利用化學(xué)汽相淀積(CVD)方法，在600°C，在襯底表面淀積一層SiO2 ； (8b)光刻PMOS器件區(qū)域，利用化學(xué)汽相淀積(CVD)的方法，在600°C，在PMOS器件有源區(qū)沿(110)晶面生長一層厚度為50nm的N型Si緩沖層，摻雜濃度為5 X IO16CnT3 ； (8c)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在Si緩沖層上生長一層厚度為20nm的P型SiGe層，Ge組分為15%，摻雜濃度為5X IO16CnT3 ； (8d)利用化學(xué)汽相淀積(CVD)的方法，在600°C，在應(yīng)變SiGe層上生長一層厚度為5nm的本征弛豫Si帽層，形成PMOS器件有源區(qū)； (Se)利用濕法腐蝕，刻蝕掉表面的層SiO2 ； 步驟9，MOS器件柵極與輕摻雜源漏(LDD)制備的實現(xiàn)方法為 (9a)在300°C，在有源區(qū)上用原子層化學(xué)汽相淀積(ALCVD)的方法淀積HfO2層，厚度為6nm,作為NMOS器件和PMOS器件的柵介質(zhì)； (9b)利用化學(xué)汽相淀積(CVD)方法，在600°C，在柵介質(zhì)層上淀積一層本征的Poly-SiGe，厚度為 IOOnm, Ge 組分為 10% ； (9c)光刻MOS器件柵介質(zhì)與柵多晶，形成柵極； (9d)光刻NMOS器件有源區(qū)，對NMOS器件有源區(qū)進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結(jié)構(gòu)(N-LDD)區(qū)域； Oe)光刻PMOS器件有源區(qū)，對PMOS器件有源區(qū)進行P型離子注入，形成摻雜濃度為I X IO18CnT3的P型輕摻雜源漏結(jié)構(gòu)(P-LDD)區(qū)域； 步驟10，MOS器件形成的實現(xiàn)方法為 (IOa)利用化學(xué)汽相淀積(CVD)方法，在600°C，在整個襯底上淀積一厚度為3nm的SiO2層； (10b)利用干法刻蝕工藝，蝕掉這層SiO2，保留NMOS器件和PMOS器件柵極側(cè)墻； (IOc)光刻NMOS器件有源區(qū)，在NMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成NMOS器件的源、漏區(qū)和柵極；(IOd)光刻PMOS器件有源區(qū)，在PMOS器件有源區(qū)進行N型離子注入，自對準(zhǔn)生成PMOS器件的源、漏區(qū)和柵極； 步驟11，構(gòu)成BiCMOS集成電路的實現(xiàn)方法為 (Ila)用化學(xué)汽相淀積(CVD)方法，在600°C，在整個襯底上淀積300nm厚的SiO2層；(Ilb)光刻引線窗口，在整個襯底上派射一層金屬鈦(Ti ),合金，自對準(zhǔn)形成金屬娃化物， 清洗表面多余的金屬，形成金屬接觸； (He)濺射金屬，光刻引線，分別形成NMOS器件的源電極、柵電極、漏電極和PMOS器件的漏電極、源電極、柵電極，以及雙極晶體管發(fā)射極、基極、集電極金屬引線，最終構(gòu)成導(dǎo)電溝道為22nm的基于晶面選擇的雙應(yīng)變BiCMOS集成器件及電路。
全文摘要
本發(fā)明公開了一種基于晶面選擇的雙應(yīng)變BiCMOS集成器件及制備方法，包括在Si襯底上生長N-Si作為雙極器件集電區(qū)，光刻基區(qū)區(qū)域，在基區(qū)區(qū)域生長P-SiGe、i-Si、i-Poly-Si，制備深槽隔離，制備發(fā)射極、基極和集電極，形成SiGe HBT器件；在NMOS器件區(qū)域刻蝕出深槽，沿(100)晶面選擇性生長應(yīng)變Si外延層，在該區(qū)域制備應(yīng)變Si溝道NMOS器件；在PMOS器件有源區(qū)，沿晶面(110)選擇性生長應(yīng)變SiGe外延層，在該區(qū)域制備PMOS器件等。本發(fā)明充分利用張應(yīng)變Si材料電子遷移率高于體Si材料和壓應(yīng)變SiGe材料空穴遷移率高于體Si材料特點，以及晶面對遷移率的影響，制備出了性能增強的雙應(yīng)變BiCMOS集成器件及電路。
文檔編號H01L21/8249GK102751279SQ20121024359
公開日2012年10月24日 申請日期2012年7月16日 優(yōu)先權(quán)日2012年7月16日
發(fā)明者宋建軍, 宣榮喜, 張鶴鳴, 王斌, 王海棟, 胡輝勇, 舒斌, 郝躍 申請人:西安電子科技大學(xué)