專利名稱：制造應(yīng)變?cè)礃O/漏極結(jié)構(gòu)的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件和制造集成電路器件的方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)工業(yè)經(jīng)歷了迅猛發(fā)展。在IC發(fā)展期間，隨著幾何尺寸(即，能夠利用制造工藝產(chǎn)生出的最小元件(或者線))的減小，功能密度(即，單位芯片面積的互連器件的數(shù)量)通常會(huì)增加。這種縮減工藝通常會(huì)提高生產(chǎn)效率，并且降低相關(guān)成本，從而帶來(lái)很多益處。這種縮減工藝還增加了處理和制造IC的復(fù)雜程度，并且，對(duì)于這些已經(jīng)意識(shí)到的進(jìn)步來(lái)說(shuō)，需要在IC制造中的類似發(fā)展。例如，當(dāng)半導(dǎo)體器件，比如金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)縮小到各個(gè)技術(shù)節(jié)點(diǎn)時(shí)，利用外延(epi)半導(dǎo)體材料實(shí)現(xiàn)應(yīng)變 源極/漏極部件(例如，應(yīng)力區(qū)域)，從而增強(qiáng)了載流子遷移率，并且改進(jìn)了器件性能。形成帶有應(yīng)力區(qū)域的MOSFET通常包括利用外延生長(zhǎng)硅(Si)來(lái)形成n型器件的凸起的源極和漏極元件，并且利用外延生長(zhǎng)鍺硅(SiGe)來(lái)形成p型器件的凸起的源極和漏極元件。為了改進(jìn)晶體管器件性能，還針對(duì)源極和漏極元件的形狀、配制和材料實(shí)施各種不同技術(shù)。盡管現(xiàn)有的方式通常足以達(dá)到其預(yù)定目的，但是這些方式無(wú)法在各個(gè)方面都完全令人滿意。

發(fā)明內(nèi)容
為解決上述問(wèn)題，本發(fā)明提供了一種器件，包括襯底；柵極結(jié)構(gòu)，位于襯底上方，并且在襯底中限定出溝道區(qū)域；以及外延印i應(yīng)變器，位于襯底中，其間插入有溝道區(qū)域，其中，至少一個(gè)epi應(yīng)變器包括輕摻雜源極/漏極LDD元件；以及源極/漏極S/D元件，鄰近LDD部分。其中，epi應(yīng)變器的材料與襯底的材料不同。其中，epi應(yīng)變器包含硅和附加元素的組分，附加元素是鍺、錫、碳、或其組合。其中，epi應(yīng)變器包含鍺硅SiGe，其中，Ge等于或者大于大約35at%。該器件進(jìn)一步包括緩沖器層，位于epi應(yīng)變器下方。其中，緩沖器層包含硅和附加元素的組分，附加元素是鍺、錫、碳、或其組合。其中，緩沖器層包含鍺硅SiGe，其中，Ge等于或者小于大約25at%。其中，緩沖器層的厚度處于大約50埃到大約250埃的范圍內(nèi)。其中，epi應(yīng)變器的厚度與緩沖器層的厚度的比處于大約I到大約4的范圍內(nèi)。該器件進(jìn)一步包括接觸元件，位于epi應(yīng)變器上方。其中，接觸元件包含鍺硅SiGe，其中，Ge等于或者小于大約20at%。此外，還提供了一種器件，包括襯底；柵極結(jié)構(gòu)，位于襯底上方，并且在襯底中限定出溝道區(qū)域；柵極隔離件，位于柵極結(jié)構(gòu)的相對(duì)側(cè)壁上；輕摻雜源極/漏極LDD元件，位于襯底中，其間插入有溝道區(qū)域；以及源極/漏極S/D元件，位于襯底中，其間插入有溝道區(qū)域，并且鄰近LDD元件,其中，S/D元件和LDD元件的材料相同，S/D元件和LDD元件所包含的摻雜劑的摻雜濃度相同；以及接觸元件，位于S/D元件上方。
其中，摻雜劑是硼，并且摻雜濃度處于大約1E18 atoms/cm3到大約lE21atoms/cm3的范圍內(nèi)。其中，S/D元件和接觸元件包含鍺硅(SiGe)，S/D元件和接觸元件的Ge的原子比at %不同。該器件進(jìn)一步包括緩沖器層，位于S/D元件下方。其中，緩沖器層和S/D元件包含鍺硅(SiGe)，緩沖器層和S/D元件的Ge的原子比at %不同。其中，緩沖器層的厚度處于大約50埃到大約250埃的范圍內(nèi) 。此外，還提供了一種方法，包括在半導(dǎo)體襯底上方形成柵極結(jié)構(gòu)，并且在半導(dǎo)體襯底中限定出溝道區(qū)域；在柵極結(jié)構(gòu)的相對(duì)側(cè)壁上形成隔離件；在半導(dǎo)體襯底中形成溝槽，其間插入有溝道區(qū)域；在溝槽中外延生長(zhǎng)第一半導(dǎo)體層，其中，第一半導(dǎo)體層含有硅和附加元素的組分；在第一半導(dǎo)體層上方和溝槽中外延生長(zhǎng)第二半導(dǎo)體層，其中，第二半導(dǎo)體層形成LDD元件和S/D元件，并且含有硅和附加元素的組分；以及在第二半導(dǎo)體層上方外延生長(zhǎng)接觸元件，其中，接觸元件含有硅和附加元素的組分，第二半導(dǎo)體層中的附加元素的原子比大于第一半導(dǎo)體層和接觸元件中的附加元素的原子比。其中，附加元素是鍺、錫、碳、或者上述的組合。其中，外延生長(zhǎng)第二半導(dǎo)體層的步驟是利用含Ge氣體和含Si氣體進(jìn)行的，其中，含Ge氣體和含Si氣體的質(zhì)量流量比等于或者大于大約0. 05。


根據(jù)以下結(jié)合附圖的詳細(xì)描述可以最好地理解本發(fā)明。需要強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各種不同部件沒(méi)有按比例繪制，并且只是用于圖示的目的。實(shí)際上，為了使論述清晰，可以任意增加或減小各種部件的數(shù)量和尺寸。圖I是根據(jù)本發(fā)明的實(shí)施例的制造集成電路器件的方法的流程圖。圖2-圖8是根據(jù)圖I的方法在各個(gè)制造階段的實(shí)例性集成電路器件的各個(gè)橫截面示意圖。
具體實(shí)施例方式應(yīng)該理解，以下公開(kāi)內(nèi)容提供了許多用于實(shí)施所公開(kāi)的不同特征的不同實(shí)施例或?qū)嵗Ｒ韵旅枋鼋M件和配置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這僅僅是實(shí)例，并不是用于限制本發(fā)明。例如，在以下的本發(fā)明中所描述的將一個(gè)部件形成在另一部件上方或者之上，可以包括第一部件和第二部件被形成為直接接觸的實(shí)施例，還可以包括在第一部件和第二部件之間形成有附加部件的實(shí)施例，比如，部件不直接接觸。另外，本發(fā)明的內(nèi)容可以在不同實(shí)例中重復(fù)使用參考標(biāo)號(hào)和/或字母。這種重復(fù)是為了簡(jiǎn)化和清晰的目的，其本身并沒(méi)有表示各個(gè)實(shí)施例和/或所討論配置之間的關(guān)系。參考圖I和圖2-圖8，在下文中共同描述了方法100和半導(dǎo)體器件200。圖2_圖8中所示出的半導(dǎo)體器件200是集成電路，或者集成電路的一部分，可以包括存儲(chǔ)單元和/或邏輯電路。半導(dǎo)體器件200可以包括諸如電阻器、電容器、電感器、和/或熔絲的無(wú)源器件，以及諸如P溝道場(chǎng)效應(yīng)晶體管(PFET)、N溝道場(chǎng)效應(yīng)晶體管(NFET)、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)、互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)、高壓晶體管、和/或高頻晶體管、其他適當(dāng)元件、和/或上述的組合的有源器件?？梢岳斫?，可以在方法100之前、之中、和/或之后設(shè)置附加步驟，對(duì)于該方法的附加實(shí)施例，可以替換或者去除下面所描述的一些步驟?？梢赃M(jìn)一步理解，在一些實(shí)施例中，可以在半導(dǎo)體器件200中增加附加元件，在一些其他實(shí)施例中，可以替換或者去除下面所描述的一些元件。
參考圖I和圖2，方法100開(kāi)始于步驟102，其中，提供了襯底210。在本實(shí)施例中，襯底210是包含硅的半導(dǎo)體襯底。例如，硅襯底是所謂(001)襯底，該(001)襯底的頂表面平行于(001)晶格平面。在一些可選實(shí)施例中，襯底210包含諸如晶體硅和/或晶體鍺的元素半導(dǎo)體；諸如碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦的化合物半導(dǎo)體；諸如 SiGe、GaAsP, AlInAs, AlGaAs, GaInAs, GaInPjP / 或 GaInAsP 的合金半導(dǎo)體；或者上述的組合。合金半導(dǎo)體襯底可以具有梯度SiGe元件，在該梯度SiGe元件中，Si和Ge的成分的比率隨著位置的不同而不同。合金SiGe可以形成在硅襯底上方。SiGe襯底可以產(chǎn)生應(yīng)變。而且，半導(dǎo)體襯底可以是絕緣體上硅(SOI)。在一些實(shí)例中，半導(dǎo)體襯底可以包括摻雜epi層。在其他實(shí)例中，硅襯底可以包括多層化合物半導(dǎo)體結(jié)構(gòu)。襯底210可以基于設(shè)計(jì)需要(例如，p型阱或者n型阱)包括各種摻雜區(qū)域。摻雜區(qū)域可以利用諸如硼或者BF2的p型摻雜劑；諸如磷或者砷的n型摻雜劑；或者上述的組合進(jìn)行摻雜。摻雜區(qū)域可以直接形成在襯底210中、P阱結(jié)構(gòu)中、N阱結(jié)構(gòu)中、雙重阱結(jié)構(gòu)中、或者利用凸起結(jié)構(gòu)形成。半導(dǎo)體器件200可以包括PFET器件和/或NFET器件，因此，襯底210可以包括配置為PFET器件和/或NFET器件的各種摻雜區(qū)域。PFET器件和/或NFET器件的柵極結(jié)構(gòu)220形成在襯底210上方。例如，當(dāng)襯底210是所謂(001)襯底時(shí)，柵極結(jié)構(gòu)220以〈110〉方向形成在襯底210上。在一些實(shí)施例中，柵極結(jié)構(gòu)220按順序包括柵極電介質(zhì)222、柵電極224、以及硬掩模226。柵極結(jié)構(gòu)220可以通過(guò)本領(lǐng)域所公知的沉積、光刻圖案化、和/或蝕刻工藝形成。柵極電介質(zhì)222形成在襯底210上方，并且包含介電材料，比如氧化硅、氮氧化硅、氮化硅、高介電常數(shù)(高_(dá)k)介電材料、其他適當(dāng)?shù)慕殡姴牧?、或者上述的組合。示例性高_(dá)k介電材料包括Hf02、HfSiO, HfSiON, HfTaO, HfTiO, HfZrO、其他適當(dāng)材料、或者上述的組合。在一些實(shí)施例中，柵極電介質(zhì)222可以是多層結(jié)構(gòu)，例如，包括界面層、以及形成在界面層上的高k介電材料層。示例性界面層可以是通過(guò)熱工藝或者原子層淀積(ALD)工藝形成的生長(zhǎng)硅氧化物層。柵電極224形成在柵極電介質(zhì)222上方。在一些實(shí)施例中，柵電極224通過(guò)多晶硅(polysilicon)層形成。為了獲得適當(dāng)?shù)膶?dǎo)電性，可以摻雜多晶硅層。在一些可選實(shí)施例中，如果想要在隨后的柵極替換工藝中形成或者替換虛擬柵極，則沒(méi)有必要將多晶硅摻雜。在一些可選實(shí)施例中，柵電極224可以包括導(dǎo)電層，該導(dǎo)電層具有適當(dāng)功函數(shù)。因此，柵電極224也可以稱為功函數(shù)層。該功函數(shù)層可以包含適當(dāng)材料，從而使得該層可以調(diào)節(jié)為具有適當(dāng)功函數(shù)，進(jìn)而改進(jìn)了相關(guān)器件的性能。例如，在一些實(shí)施例中，作為PFET的p型功函數(shù)金屬(P-金屬)包含TiN或者TaN。另一方面，在一些實(shí)施例中，作為NFET器件的n型功函數(shù)金屬(n_金屬)包含Ta、TiAl、TiAIN、或者TaCN。功函數(shù)層可以包括摻雜導(dǎo)電氧化材料。柵電極224可以包括其他導(dǎo)電材料，比如鋁、銅、鎢、金屬合金、金屬硅化物、其他適當(dāng)材料、或者上述的組合。例如，如果柵電極224包括功函數(shù)層，則在功函數(shù)層上方可以形成另一導(dǎo)電層。硬掩模226形成在柵電極224上方，包括氧化硅、氮化硅、氮氧化硅、碳化硅、其他適當(dāng)節(jié)點(diǎn)材料、或者上述的組合。硬掩模226可以具有多層結(jié)構(gòu)。參考圖I和圖3，方法100繼續(xù)到步驟104，其中，柵極隔離件230形成在柵極結(jié)構(gòu)220的相對(duì)側(cè)壁上。在所示實(shí)施例中，第一隔離件材料(未示出)沉積在柵極結(jié)構(gòu)220和襯底210上方。第一隔離件材料可以通過(guò)等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)和/或其他適當(dāng)工藝形成。在至少一個(gè)實(shí)施例中，第一隔離件材料是包含氧化硅的介電層。在至少一個(gè)實(shí)施例中，第一隔離件材料的厚度小于大約150埃。此后，將第二隔離件材料(未示出)沉積在第一隔離件材料上方?？梢岳梦锢須庀喑练e(PVD)(濺射)、化學(xué)氣相沉積(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、常壓化學(xué)氣相淀積(APCVD)、低壓CVD(LPCVD)、高密度等離子體CVD(HDPCVD)、原子層CVD(ALCVD)、和/或其他適當(dāng)工藝來(lái)沉積第二隔離件材料。在至少一個(gè)實(shí)施例中，第二隔離件材料是包含氮化硅的介電層。第二隔離件材料的其他示 例性組合包括氧化硅、碳化硅、氮氧化硅、上述的組合、和/或其他適當(dāng)材料。在至少一個(gè)實(shí)施例中，第二隔離件材料的厚度小于大約200埃。在第一隔離件材料和第二隔離件材料形成在柵極結(jié)構(gòu)220上方之后，在第一隔離件材料和第二隔離件材料上方實(shí)施圖案化工藝(例如，無(wú)圖形刻蝕工藝，blanket dryetching process),從而形成柵極隔離件230。蝕刻工藝可以包括各向異性蝕刻,從而部分移除將要形成外延元件或者凸起源極/漏極元件的區(qū)域中的襯底210的第一隔離件材料和第二隔離件材料。柵極隔離件230可以包括L型的第一隔離件(或者可以稱為襯墊)230a和D型的第二隔離件230b。參考圖I和圖4，方法100繼續(xù)道步驟106，其中，在柵極結(jié)構(gòu)220的每側(cè)的襯底210中，尤其在PFET器件或者NFET器件的源極和漏極區(qū)域中，形成溝槽232?？梢栽诎雽?dǎo)體器件200上方形成覆蓋層(未示出)和光刻膠層(未示出)，然后，將覆蓋層(未示出)和光刻膠層(未示出)圖案化，從而保護(hù)其他器件區(qū)域。光刻膠層可以進(jìn)一步包括防反射涂層(未示出)，比如底部防反射涂層(BARC)和/或頂部防反射涂層(TARC)。然后，利用蝕刻工藝移除襯底210的一部分，從而在襯底210中形成溝槽232。蝕刻工藝包括干式蝕刻工藝、濕式蝕刻工藝、或者上述的組合。在一些實(shí)施例中，蝕刻工藝?yán)昧烁墒轿g刻工藝和濕式蝕刻工藝的組合?？梢哉{(diào)整干式蝕刻工藝和濕式蝕刻工藝的蝕刻參數(shù)，比如所使用的蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、源極功率、RF偏置電壓、RF偏置功率、蝕刻劑流率、以及其他適當(dāng)參數(shù)。例如，干式蝕刻工藝所利用的蝕刻壓力可以是大約ImTorr到大約200mTorr，源極功率為大約200W到大約2000W，RF偏置電壓為大約OV到大約100V，并且，蝕刻劑包括NF3、Cl2, SF6, He、Ar、CF4、或者上述的組合。在實(shí)例中，干式蝕刻工藝包括蝕刻壓力為大約ImTorr到大約200mTorr，源極功率為大約200W到大約2000W，RF偏置電壓為大約OV到大約100V，NF3氣流為大約5sccm到大約30sccm，Cl2氣流為大約Osccm到大約IOOsccm, He氣流為大約Osccm到大約500sccm,并且Ar氣流為大約Osccm到大約500sccm。在另一實(shí)例中，蝕刻工藝包括蝕刻壓力為大約ImTorr到大約200mTorr,源極功率為大約200W到大約2000W，RF偏置電壓為大約OV到大約100V，SF6氣流為大約5sccm到大約30sccm, Cl2氣流為大約Osccm到大約IOOsccm, He氣流為大約Osccm到大約500sccm,并且Ar氣流為大約Osccm到大約500sccm。在又一實(shí)例中，蝕刻工藝包括蝕刻壓力為大約ImTorr到大約200mTorr，源極功率為大約200W到大約2000W，RF偏置電壓為大約OV到大約100V, CF4氣流為大約5sccm到大約IOOsccm, Cl2氣流為大約Osccm到大約IOOsccm, He氣流為大約Osccm到大約500sccm,并且Ar氣流為大約Osccm到大約500sccmo濕式蝕刻溶液可以包括NH40H、氫氟酸(HF)、四甲基氫氧化銨(TMAH)、其他適當(dāng)濕式蝕刻溶液、或者上述的組合。在實(shí)例中，濕式蝕刻工藝首先使用的HF溶液的濃度在室溫下為100 I，然后使用的NH4OH溶液溫度為大約20°C到大約60°C。在另一實(shí)例中，濕式蝕刻工藝首先使用的HF溶液的濃度在室溫下為100 I，然后施加的TMAH溶液的溫度為大約20°C到大約60°C。在蝕刻工藝之后，可以實(shí)施預(yù)清潔工藝?yán)脷浞?HF)溶液或者其他適當(dāng)溶液來(lái)清潔溝槽232。在圖4A中，為了更好地理解溝槽232的蝕刻輪廓而將半導(dǎo)體器件200放大。溝槽232的蝕刻輪廓限定出了 NFET或者PFET器件的源極和漏極區(qū)域，溝槽232的蝕刻輪廓通 過(guò)襯底210中的面251A、面251B、面251C、面251D、和面251E限定出。在一些實(shí)施例中，面251A、面251B、面251C、面251D、和面251E 一起限定出的溝槽232具有楔形。面251A和面251E可以稱為頂部側(cè)壁面，面251B和面251D可以稱為中部側(cè)壁面，面251C可以稱為底部側(cè)壁面。在所示實(shí)施例中，面251A和面251E由{111}晶體學(xué)平面形成，并且傾斜于襯底210的主表面，面251B和面251D由{111}晶體學(xué)平面形成，并且分別位于面251A和面251E下方。面251C由{100}晶體學(xué)平面形成，該{100}晶體學(xué)平面平行于襯底210的主表面。在所示實(shí)施例中，從襯底210的頂表面到面251C的溝槽232的深度Vl為大約300埃到大約700埃之間。在所示實(shí)施例中，溝槽232的蝕刻輪廓通過(guò)面251A和面251B的交叉點(diǎn)限定出尖部Al，通過(guò)面251D和面251E的交叉點(diǎn)限定出尖部A2。例如，尖部Al位于柵極隔離件230下方，朝向柵極結(jié)構(gòu)220下方的溝道區(qū)域。溝槽232的蝕刻輪廓通過(guò)面251B、251C、和251D限定出楔形底部。在一些實(shí)施例中，面251B與襯底210的主表面形成了角0 1。例如，角0 I關(guān)于襯底210的主表面處于大約45度到大約65度的范圍內(nèi)。參考圖I和圖5，方法100繼續(xù)到步驟108，其中，在溝槽232中形成第一層234。在一些實(shí)施例中，第一層234接觸襯底210，并且具有沿著溝槽232底部的楔形。在一些實(shí)施例中，第一層234的底部的頂表面基本平行于襯底210的主表面。在一些實(shí)施例中，第一層234靠近面251B的側(cè)壁表面關(guān)于襯底210的主表面形成有角0 2。例如，角0 2與角0 1的比率處于大約0.7到大約1.5的范圍內(nèi)。第一層234具有厚度V2。在至少一個(gè)實(shí)施例中，厚度V2處于大約50埃到大約250埃的范圍內(nèi)。在另一實(shí)施例中，溝槽232厚度V2與深度Vl的比率處于大約0.25到大約0.5的范圍內(nèi)。在所示實(shí)施例中，第一層234通過(guò)外延生長(zhǎng)或者外延(印丨)工藝來(lái)部分地填充溝槽232。該印i工藝包括選擇性外延生長(zhǎng)(SEG)工藝、循環(huán)沉積和蝕刻(CDE)工藝、化學(xué)氣象沉積(CVD)技術(shù)(例如，氣相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他適當(dāng)epi工藝、或者上述的組合。該
工藝可以使用氣態(tài)前體或者液態(tài)前體，該氣態(tài)前體或者液態(tài)前體可以與襯底210的成分相互配合。在一些實(shí)施例中，第一層234包含與襯底210不同的半導(dǎo)體材料。在一些實(shí)施例中，第一層234所包含的半導(dǎo)體材料含有硅以及至少一種附加元素。在至少一個(gè)實(shí)施例中，第一層234包含硅、和鍺或者錫，作為PFET器件。在另一實(shí)施例中，第一層234包含硅和碳，作為NFET器件。在一些實(shí)施例中，第一層234中的至少一種附加元素的原子比(也稱為原子百分?jǐn)?shù)，at% )處于有限數(shù)量的范圍內(nèi)，從而防止在第一層234和襯底210之間的界面中形成嚴(yán)重缺陷。在至少一個(gè)實(shí)施例中，該至少一種元素是Ge，第一層是SiGe，作為PFET器件，第一層234中的Ge的原子比等于或者小于大約25at%。第一層234可以作為襯底210和隨后形成的主層之間的緩沖層，從而防止或者降低缺陷的形成，進(jìn)而降低了應(yīng)變松弛或者電流泄漏。在一些實(shí)施例中，第一層234是SiGe，作為PFET器件，并且利用含Si氣體(例如，硅烷、DCS)、含Ge氣體(例如，GeH4、GeCl4)、運(yùn)載氣體(H2)、和/或選擇性蝕刻氣體(例如，HCl)通過(guò)印i工藝沉積而成。在至少一個(gè)實(shí)施例中，形成第一層234的含Ge氣體與含Si氣體的質(zhì)量流量比等于或者小于大約0.025。在其他實(shí)施例中，可以在大約500°C到大約800°C的溫度范圍下,大約IOTorr到大約IOOTorr的壓力范圍下實(shí)施epi工藝來(lái)形成第一 層 234。 在一些實(shí)施例中，第一層234是不經(jīng)過(guò)摻雜的。在一些可選實(shí)施例中，第一層234可以是經(jīng)過(guò)摻雜的。在第一層234的形成期間，摻雜工藝可以是利用硼和/或BF2作為PFET，或者利用磷和/或砷作為NFET的原位摻雜。當(dāng)?shù)谝粚?34不經(jīng)過(guò)摻雜時(shí)，可以理解為，可以在隨后的工藝中進(jìn)行摻雜?？梢酝ㄟ^(guò)離子注入工藝、等離子體浸沒(méi)離子注入(PIII)工藝、氣體和/或固體源擴(kuò)散工藝、其他適當(dāng)工藝、或者上述的組合來(lái)完成摻雜。第一層234可以進(jìn)一步通過(guò)退火工藝暴露出來(lái)，比如快速熱退火工藝。例如，第一層234中的硼摻雜濃度可以處于大約1E18 atoms/cm3到大約1E21 atoms/cm3的范圍內(nèi)。參考圖I、圖6、圖7A、和圖7B，方法100繼續(xù)到步驟110，其中，第二層236形成在溝槽232中的第一層234上方，并且填充溝道232。第二層236可以作為主層或者應(yīng)變層，從而將器件200的溝道區(qū)域應(yīng)變或者向器件200的溝道區(qū)域施加應(yīng)力，并且增強(qiáng)了器件200的載流子遷移率，從而改進(jìn)了器件性能。在一些實(shí)施例中，第二層236包含硅和至少一種附加元素。在至少一個(gè)實(shí)施例中，第二層236包含硅、和鍺或者錫，這些元素可以形成應(yīng)變的源極/漏極元件作為PFET器件。在另一實(shí)施例中，第二層236包含硅和碳，這些元素可以形成應(yīng)變的源極/漏極元件作為NFET器件。在至少一個(gè)實(shí)施例中，第二層236包含硅和與第一層234中的至少一種附加元素相同的至少一種附加元素。在其他實(shí)施例中，第二層236包含硅和至少一種附加元素，在第二層236中的至少一種附加元素的原子比(at% )大于第一層234中的至少一種附加元素的原子比(at%)，從而，為半導(dǎo)體器件200提供了足夠的應(yīng)力/應(yīng)變。在至少一個(gè)實(shí)施例中，至少一種附加元素是Ge，第二層236是SiGe，作為PFET器件。在另一實(shí)施例中，第二層236中Ge的原子比等于或者大于大約35at%，從而作為應(yīng)變器來(lái)增強(qiáng)載流子遷移率，并且改進(jìn)器件性能。在至少一個(gè)實(shí)施例中，利用含Si氣體(例如，硅烷、二氯甲硅烷(DCS))、含Ge氣體(例如，GeH4, GeCl4)、運(yùn)載氣體(例如，H2)、和/或選擇性蝕刻氣體(例如，HCl)，通過(guò)
工藝沉積來(lái)形成第二層236。在另一實(shí)施例中，形成第二層236的含Ge氣體與含Si氣體的質(zhì)量流量比大于形成第一層234的含Ge氣體與含Si氣體的質(zhì)量流量比。例如，形成第二層236的含Ge氣體與含Si氣體的質(zhì)量流量比可以等于或者大于大約0. 05。在一些實(shí)施例中，可以在大約500°C到大約800°C的溫度范圍下，大約IOTorr到大約IOOTorr的壓力范圍下實(shí)施epi工藝。參考圖6，中間第二層236a形成在第一層234上方，通過(guò)上面所描述的生長(zhǎng)工藝形成該第一層234。注意，在中間第二層236a的形成期間，可以移除第一層234的頂部，從而暴露出襯底210的一部分。在一些實(shí)施例中，移除第一層234的頂部，從而使得厚度d處于大約25埃到大約100埃。參考圖7A和圖7B，通過(guò)不斷實(shí)施epi生長(zhǎng)工藝，形成最終第二層236來(lái)填充溝槽232。在印i生長(zhǎng)工藝?yán)酶逩e流量率，例如，含Ge氣體與含Si氣體的質(zhì)量流量比可以等于或者大于大約0. 05，跳過(guò)離子注入工藝，從而在襯底210中形成輕摻雜源極/漏極(LDD)區(qū)域，進(jìn)而使得在連續(xù)epi生長(zhǎng)工藝期間的襯底210具有高移除率。在一些實(shí)施例中，移除了襯底210暴露出的部分 ， 并且在柵極隔離件230下方留出空間，作為輕摻雜源極/漏極(LDD)區(qū)域。其后，完全形成最終第二層236，該最終第二層236的一部分填充溝槽232，另一部分填充柵極隔離件230下方所留出的空間。因此，柵極隔離件230下方的最終第二層236的一部分可以作為應(yīng)變LDD元件，填充在溝槽232中的最終第二層236的另一部分可以作為應(yīng)變?cè)礃O/漏極(S/D)元件。在最終第二層236的形成期間，最終第二層236可以是不經(jīng)過(guò)摻雜的或者利用硼和/或BF2進(jìn)行原位摻雜，作為PFET，或者利用磷和/或砷摻雜，作為NFET。例如，硼摻雜濃度可以處于大約1E18 atoms/cm3到大約lE21atoms/cm3的范圍內(nèi)。當(dāng)最終第二層236不經(jīng)過(guò)摻雜時(shí)，可以理解為，可以在后續(xù)工藝中進(jìn)行摻雜?？梢酝ㄟ^(guò)離子注入工藝、等離子體浸沒(méi)離子注入(PIII)工藝、氣體和/或固體源擴(kuò)散工藝、其他適當(dāng)工藝、或者上述的組合來(lái)完成摻雜。第一層234可以進(jìn)一步通過(guò)退火工藝暴露出來(lái)，比如快速熱退火工藝。最終第二層236具有厚度V3。在至少一個(gè)實(shí)施例中，厚度V3與厚度V2的比率處于大約I到大約4的范圍內(nèi)。在其他實(shí)施例中，厚度V3處于大約250埃到大約550埃的范圍內(nèi)。在至少一個(gè)實(shí)施例中，如圖7A所示，最終第二層236的頂表面與襯底210的頂表面基本上處于同一平面。在另一實(shí)施例中，如圖7B所示，最終第二層236的頂表面高于襯底210的頂表面，第二層236的頂表面和襯底210的頂表面之間的差距小于大約100埃。參考圖I和圖8，方法100進(jìn)行到步驟112，其中，接觸元件238選擇性地形成在第二層236上方，并且接觸第二層236的頂表面。接觸元件238可以在第二層236和隨后形成的硅化物層之間提供低接觸電阻。在至少一個(gè)實(shí)施例中，接觸元件238的厚度處于大約80埃到大約200埃的范圍內(nèi)。在一些實(shí)施例中，接觸元件238包含硅和至少一種附加元素。在至少一個(gè)實(shí)施例中，接觸元件238包含硅、和鍺或者錫，作為PFET器件。在另一實(shí)施例中，接觸元件238包含硅和碳，作為NFET器件。在至少一個(gè)實(shí)施例中，接觸元件238包含硅和與第一層234中的至少一種附加元素相同的至少一種附加元素。在一些實(shí)施例中，接觸元件238中的附加元件的原子比(at%)小于第二層236中的附加元件的原子比(at%)。在至少一個(gè)實(shí)施例中，附加元素是Ge，接觸元件238是SiGeJtS PFET。在另一實(shí)施例中，接觸元件238中的Ge的原子比小于大約20at%。在一些實(shí)施例中，利用上面所描述的相同化學(xué)藥品，通過(guò)epi工藝沉積接觸元件238。在一些實(shí)施例中，用于形成接觸元件238的含Ge氣體與含Si氣體的質(zhì)量流量比可以等于或者小于0. 01。而且，可以在大約500°C到大約800°C的溫度范圍下，大約IOTorr到大約IOOTorr的壓力范圍下實(shí)施印i工藝。接觸元件238可以不經(jīng)過(guò)摻雜，或者利用與第二層236相同的摻雜劑進(jìn)行原位摻雜。接觸元件238所具有的摻雜濃度可以處于大約1E18 atoms/cm3到大約1E21 atoms/cm3的范圍內(nèi)?？梢詫?duì)接觸元件238進(jìn)一步實(shí)施退火工藝，比如快速熱退火工藝。如下所述，可以進(jìn)一步處理半導(dǎo)體200，從而完成制作過(guò)程。例如，將硅化物元件形成在接觸元件上，從而降低接觸電阻?？梢酝ㄟ^(guò)以下方式包括將硅化物元件形成在源極和漏極區(qū)域上方沉積金屬層、退火金屬層，從而使得金屬層能夠與硅發(fā)生反應(yīng)而形成硅化物，然后，將沒(méi)有經(jīng)過(guò) 反應(yīng)的金屬層移除。在襯底上形成層間電介質(zhì)(ILD)層，并且進(jìn)一步對(duì)所獲得的結(jié)構(gòu)實(shí)施化學(xué)機(jī)械拋光(CMP)工藝，從而將帶有ILD的襯底平坦化。而且，在形成ILD層之前，可以在柵極結(jié)構(gòu)頂部上形成接觸蝕刻停止層(CESL)。在至少一個(gè)實(shí)施例中，在最終器件中，柵電極仍舊是多晶硅。在另一實(shí)施例中，在后柵極工藝或者取代柵極工藝中，移除多晶硅，并且利用金屬取代該多晶硅。在后柵極工藝中，繼續(xù)在ILD層上實(shí)施CMP工藝，從而將柵極結(jié)構(gòu)的多晶硅柵電極暴露出來(lái)，并且實(shí)施蝕刻工藝，從而移除多晶硅柵電極，進(jìn)而形成溝槽。利用適當(dāng)功函數(shù)金屬(例如，P型功函數(shù)金屬和n型功函數(shù)金屬)來(lái)填充溝槽，作為PFET器件和NFET器件。多層互連(MLI)包括形成在襯底上方的金屬層和層間電介質(zhì)(MD)，用于與半導(dǎo)體結(jié)構(gòu)的各個(gè)元件或者結(jié)構(gòu)相電連接。多層互連包括垂直互連(比如，通孔或者觸點(diǎn))和水平互連(比如，金屬線)。各種互連元件可以利用各種導(dǎo)電材料，比如銅、鶴、和/或硅化物。在一個(gè)實(shí)例中，利用鑲嵌工藝來(lái)形成銅多層互連結(jié)構(gòu)?？偟膩?lái)說(shuō)，公開(kāi)的方法提供了在半導(dǎo)體器件中形成改進(jìn)的IDD元件和源極/漏極元件工藝。在形成LDD器件中，沒(méi)有實(shí)施離子注入工藝的半導(dǎo)體器件可以防止器件損壞，改進(jìn)epi層的質(zhì)量，并且獲得由層產(chǎn)生的高應(yīng)變效果，進(jìn)而改進(jìn)了器件性能。而且，通過(guò)epi層形成的LDD器件可以提供附加的溝道應(yīng)變，從而提高載流子遷移率，并且進(jìn)一步改進(jìn)了器件性能。另外，由epi層形成的LDD元件可以精確控制帶有陡峭側(cè)壁的淺結(jié)的厚度。可以看出，所公開(kāi)的方法和集成電路器件改進(jìn)了器件性能，包括但不限于，改進(jìn)短溝道效果的控制，提高飽和電流，改進(jìn)冶金柵極長(zhǎng)度的控制，提高載流子遷移率，并且降低源極/漏極和硅化物元件之間的接觸電阻。可以理解，不同的實(shí)施例可以具有不同的優(yōu)點(diǎn)，并且沒(méi)有哪個(gè)特定優(yōu)點(diǎn)是任意一個(gè)實(shí)施例所必需的。上面論述了多個(gè)實(shí)施例的部件，使得本領(lǐng)域普通技術(shù)人員可以更好地理解本發(fā)明的各個(gè)方面。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，可以很容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或修改其他用于執(zhí)行與本文所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)點(diǎn)的處理和結(jié)構(gòu)。本領(lǐng)域普通技術(shù)人員還應(yīng)該意識(shí)到，這種等效構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，可以進(jìn)行多種變化、替換以及改變。
權(quán)利要求
1.一種器件，包括 襯底； 柵極結(jié)構(gòu)，位于所述襯底上方，并且在所述襯底中限定出溝道區(qū)域； 以及外延epi應(yīng)變器，位于所述襯底中，其間插入有所述溝道區(qū)域，其中，至少一個(gè)所述epi應(yīng)變器包括 輕摻雜源極/漏極LDD元件； 以及源極/漏極S/D元件，鄰近所述LDD部分。
2.根據(jù)權(quán)利要求I所述的器件，其中，所述epi應(yīng)變器的材料與所述襯底的材料不同。
3.根據(jù)權(quán)利要求I所述的器件，其中，所述epi應(yīng)變器包含硅和附加元素的組分，所述附加元素是鍺、錫、碳、或其組合。
4.根據(jù)權(quán)利要求I所述的器件，其中，所述epi應(yīng)變器包含鍺硅SiGe，其中，Ge等于或者大于大約35at%。
5.根據(jù)權(quán)利要求I所述的器件，進(jìn)一步包括 緩沖器層，位于所述epi應(yīng)變器下方。
6.根據(jù)權(quán)利要求5所述的器件，其中，所述緩沖器層包含硅和附加元素的組分，所述附加元素是鍺、錫、碳、或其組合。
7.根據(jù)權(quán)利要求5所述的器件，其中，所述緩沖器層包含鍺硅SiGe，其中，Ge等于或者小于大約25at%。
8.根據(jù)權(quán)利要求5所述的器件，其中，所述緩沖器層的厚度處于大約50埃到大約250埃的范圍內(nèi)。
9.一種器件，包括 襯底； 柵極結(jié)構(gòu)，位于所述襯底上方，并且在所述襯底中限定出溝道區(qū)域； 柵極隔離件，位于所述柵極結(jié)構(gòu)的相對(duì)側(cè)壁上； 輕摻雜源極/漏極LDD元件，位于所述襯底中，其間插入有所述溝道區(qū)域； 以及源極/漏極S/D元件，位于所述襯底中，其間插入有所述溝道區(qū)域，并且鄰近所述LDD元件,其中，所述S/D元件和所述LDD元件的材料相同,所述S/D元件和所述LDD元件所包含的摻雜劑的摻雜濃度相同；以及接觸元件,位于所述S/D元件上方。
10.一種方法，包括 在半導(dǎo)體襯底上方形成柵極結(jié)構(gòu)，并且在半導(dǎo)體襯底中限定出溝道區(qū)域； 在所述柵極結(jié)構(gòu)的相對(duì)側(cè)壁上形成隔離件； 在所述半導(dǎo)體襯底中形成溝槽，其間插入有所述溝道區(qū)域； 在所述溝槽中外延生長(zhǎng)第一半導(dǎo)體層，其中，所述第一半導(dǎo)體層含有硅和附加元素的組分； 在所述第一半導(dǎo)體層上方和所述溝槽中外延生長(zhǎng)第二半導(dǎo)體層，其中，所述第二半導(dǎo)體層形成LDD元件和S/D元件，并且含有硅和附加元素的組分； 以及在所述第二半導(dǎo)體層上方外延生長(zhǎng)接觸元件，其中，所述接觸元件含有硅和附加元素的組分，所述第二半導(dǎo)體層中的附加元素的原子比大于所述第一半導(dǎo)體層和所述接觸元件中的附加 元素的原子比。
全文摘要
本發(fā)明公開(kāi)了一種集成電路器件和形成該集成電路器件的方法。所公開(kāi)的方法提供了用于在半導(dǎo)體器件中形成改進(jìn)的輕摻雜源極/漏極元件和源極/漏極元件的工藝。具有改進(jìn)的輕摻雜源極/漏極元件和源極/漏極元件的半導(dǎo)體器件可以防止或者降低缺陷，并且獲得較好的應(yīng)變效果。在至少一個(gè)實(shí)施例中，輕摻雜源極/漏極元件和源極/漏極元件包含通過(guò)外延生長(zhǎng)形成的相同的半導(dǎo)體材料。
文檔編號(hào)H01L29/08GK102637728SQ20121002979
公開(kāi)日2012年8月15日 申請(qǐng)日期2012年2月10日 優(yōu)先權(quán)日2011年2月14日
發(fā)明者宋學(xué)昌, 林憲信, 郭紫微, 陳冠宇 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司