專利名稱：用于嵌入的源極/漏極硅化物的δ單層摻雜劑外延的制作方法
技術領域：
本發(fā)明涉及半導體結(jié)構及其制造方法。更特定地，本發(fā)明涉及包括嵌入應力源元件的半導體結(jié)構，該應力源元件包括位于其上表面的摻雜劑的△單層。本發(fā)明還提供制造這樣的半導體結(jié)構的方法。
背景技術：
半導體器件襯底中的機械應力被廣泛應用于調(diào)制如驅(qū)動電流的器件性能。例如，在一般的硅技術中，晶體管的溝道沿硅的{110}面取向。在此設置中，當溝道在膜方向中處于壓縮應力下和/或在溝道的垂直方向中處于拉伸應力下時空穴遷移率增強，而當硅膜在膜方向中處于拉伸應力下和/或在溝道的垂直方向中處于壓縮應力下時電子遷移率增強。因此，為了增強這樣的器件的性能，在P-溝道場效應晶體管(pFET)和/或η-溝道場效應晶體管(nFET)中產(chǎn)生壓縮和/拉伸應力是有利的。用于產(chǎn)生期望的應力硅溝道區(qū)域的一個可能方法是在互補金屬氧化物半導體(CMOS)器件的源極和漏極區(qū)域中形成嵌入SiGe或者Si:C應力源(S卩，應力阱)以在位于源極區(qū)域和漏極區(qū)域之間的溝道區(qū)域中引起壓縮或者拉伸應變。例如，已經(jīng)證明在P-溝道硅晶體管中通過在源極和漏極區(qū)域中使用嵌入SiGe應力源可以明顯增強空穴遷移率。對于η-溝道硅晶體管，同樣已經(jīng)證明通過使用可選的Si :C可以增強電子遷移率，其中C是替位的。雖然技術上已公知包括嵌入應力源元件的現(xiàn)有技術結(jié)構，但是仍存在對形成包括CMOS結(jié)構的半導體結(jié)構的方法的需要，其將串聯(lián)接觸電阻限制到溝道電阻。此要求不僅需要極低的結(jié)面電阻，而且需要用現(xiàn)有自對準硅化技術可獲得的超低接觸電阻率。

發(fā)明內(nèi)容
本公開提供了一種半導體結(jié)構，其包括用于nFET和/或pFET的嵌入應力源元件，其中所述嵌入應力源元件具有摻雜劑的△單層(這里其又被稱為原子層摻雜劑(ALDo))，存在于下層外延摻雜半導體材料和上層金屬半導體合金接觸之間。在整個本申請中使用的術語“摻雜劑的Λ單層”指其中僅包含摻雜劑原子的薄層(約小于5nm)。在嵌入應力源元件的下層外延摻雜半導體材料和上層金屬半導體合金之間的摻雜劑的Λ單層的存在減少了整個結(jié)構的接觸電阻。在一個實施例中，提供了一種包括位于半導體襯底的上表面上的至少一個FET柵極疊層的半導體結(jié)構。所述半導體結(jié)構的至少一個FET柵極疊層包括位于半導體襯底中在至少一個FET柵極疊層的足印(footprint)處的源極擴展區(qū)域和漏極擴展區(qū)域。在所述源極擴展區(qū)域和漏極擴展區(qū)域之間并在至少一個柵極疊層之下還存在器件溝道。所述結(jié)構還包括嵌入應力源元件，位于所述至少一個FET柵極疊層的相對側(cè)上并且在所述半導體襯底中，嵌入應力源元件的每一個都包括，具有不同于所述半導體襯底的晶格常數(shù)的晶格常數(shù)并且在所述器件溝道中施加應變的第一外延摻雜半導體材料的第一層、位于所述第一層的頂上的第二外延摻雜半導體材料的第二層，位于所述第二外延摻雜半導體材料的所述第二層的上表面上的摻雜劑的△單層。所述第一外延摻雜半導體材料的所述第一層與所述第二外延摻雜半導體材料的所述第二層相比具有更低的摻雜劑含量；所述結(jié)構還包括直接位于所述摻雜劑的△單層的上表面上的金屬半導體合金接觸。在另一個實施 例中，提供了一種包括位于半導體襯底的上表面上的至少一個pFET柵極疊層和至少一個nFET柵極疊層的CMOS結(jié)構。所述至少一個pFET柵極疊層和所述至少一個nFET柵極疊層中的每一個都包括源極擴展區(qū)域和漏極擴展區(qū)域，位于所述半導體襯底中在所述至少一個PFET柵極疊層和所述至少一個nFET柵極疊層兩者的足印處。所述結(jié)構還包括器件溝道，位于所述源極擴展區(qū)域和漏極擴展區(qū)域之間并在每個所述柵極疊層之下。pFET嵌入應力源元件，位于所述至少一個pFET柵極疊層的相對側(cè)上并且在所述半導體襯底中，以及nFET嵌入應力源元件，位于所述至少一個nFET柵極疊層的相對側(cè)上并且在所述半導體襯底中。所述嵌入應力源元件中的每一個都包括，具有不同于所述半導體襯底的晶格常數(shù)的晶格常數(shù)并且在所述器件溝道中施加應變的第一外延摻雜半導體材料的第一層，位于所述第一層的頂上的第二外延摻雜半導體材料的第二層，位于所述第二層上的摻雜劑的△單層。在公開的結(jié)構中，所述第一外延摻雜半導體材料的所述第一層與所述第二外延摻雜半導體材料的所述第二層相比具有更低的摻雜劑含量。所述結(jié)構還包括直接位于所述摻雜劑的△單層的上表面上的金屬半導體合金接觸。本公開還提供了一種制造上述結(jié)構的方法。所述方法包括在半導體襯底的上表面上形成至少一個FET柵極疊層。在所述半導體襯底中在所述至少一個FET柵極疊層的足印處形成源極擴展區(qū)域和漏極擴展區(qū)域。在所述至少一個FET柵極疊層的相對側(cè)上并且在所述半導體襯底中形成凹陷區(qū)域?；驹诿總€所述凹陷區(qū)域中形成預-嵌入應力源元件。在此階段中形成的所述預-嵌入應力源元件中的每一個都包括，從底部到頂部，具有不同于所述半導體襯底的晶格常數(shù)的晶格常數(shù)并且在所述器件溝道中施加應變的第一外延摻雜半導體材料的第一層、位于所述第一層的頂上的第二外延摻雜半導體材料的第二層，其中所述第一外延摻雜半導體材料的所述第一層與所述第二外延摻雜半導體材料的所述第二層相比具有更低的摻雜劑含量、位于所述第二層的上表面上的摻雜劑的△單層以及位于所述△單層的頂上的外延摻雜半導體層的第三層。所述方法還包括將所述預-嵌入應力源元件的所述第三層的一部分轉(zhuǎn)換為金屬半導體合金接觸。所述金屬半導體合金接觸直接位于所述△單層的上表面上。在此轉(zhuǎn)換后可以觀察到，提供了包括第一外延摻雜半導體材料的第一層、第二外延摻雜半導體材料的第二層以及摻雜劑的△單層的嵌入應力源元件，所述元件在器件溝道上施加應變，同時減少整個結(jié)構的接觸電阻。


圖I (通過截面圖)示出了包括可以在本發(fā)明的一個實施例中應用的位于半導體襯底的上表面上的至少一個FET柵極疊層的初始結(jié)構的示意圖。
圖2 (通過截面圖)示出了在半導體襯底中位于至少一個FET柵極疊層的足印(footprint)處形成凹陷區(qū)域之后的圖I的結(jié)構的示意圖。圖3 (通過截面圖)示出了在用預-嵌入應力源元件填充每個凹陷區(qū)域之后的圖2的結(jié)構的示意圖，預-嵌入應力源元件包括，從底部到頂部，第一外延摻雜半導體材料的第一層、第二外延摻雜半導體材料的第二層、摻雜劑的△單層以及第三外延摻雜半導體材料
的第三層。圖4 (通過截面圖)示出了在形成另一個間隔物并且將第三外延摻雜半導體材料的第三層轉(zhuǎn)換為位于摻雜劑的Λ單層頂部的金屬半導體合金層之后的圖3的結(jié)構的示意圖。圖5(通過截面圖)示出了可以通過使用圖1-4中示出的基本處理步驟形成的CMOS結(jié)構的示意圖。特定實施方式·在下面的描述中，解釋了大量特定細節(jié)，例如特定結(jié)構、部件、材料、尺寸、工藝步驟和技術，目的是提供對本發(fā)明的一些方面的理解。然而，本領域的技術人員應該明白，可以在沒有這些特定細節(jié)下實踐本發(fā)明。在其它實例中，為了避免模糊本發(fā)明，沒有詳細描述公知的結(jié)構或工藝步驟。應該明白，當如層、區(qū)域或者襯底的元件被指出在另一個元件的“上”或者“上面”時，其可以直接在其它元件上或者還可以存在間隔元件。相反，當元件被指出“直接在另一元件上”或者“直接在另一元件上面”時，不存在間隔元件。還應該明白，當元件被指出被“連接”或者“耦合”到另一個元件時，其可以直接連接或者耦合到其它元件或者可以存在間隔元件。相反，當元件被指出被“直接連接”或者“直接耦合”到另一元件時，則不存在間隔元件?，F(xiàn)在將通過參考本發(fā)明附加的隨后的討論和附圖更詳細的描述本公開的實施例。提供本申請的附圖，這里指下面更詳細的附圖，用于說明目的并且因此其沒有按比例畫出。首先參考圖1，其示出了可以在本發(fā)明的一個實施例中使用的初始結(jié)構10。初始結(jié)構10包括半導體襯底12，半導體襯底12包括至少一個FET器件區(qū)域14。可以在圖I中示出的至少一個FET器件區(qū)域14的周邊形成第二器件區(qū)域(未示出)。半導體襯底12還包括至少一個隔離區(qū)域(沒有具體示出)。當存在時，至少一個隔離區(qū)域?qū)⑽挥谥辽僖粋€FET器件區(qū)域14的周邊。初始結(jié)構10還包括至少一個FET柵極疊層18，位于半導體襯底12的至少一個FET器件區(qū)域14的上表面上。在附圖中，示出了單個FET柵極疊層，僅用于說明目的。采用的至少一個FET柵極疊層18可以包括至少一個pFET柵極疊層、至少一個nFET柵極疊層或者位于半導體襯底12的不同器件區(qū)域上的至少一個pFET柵極疊層和至少一個nFET柵極疊層的組合。當使用nFET柵極疊層和pFET柵極疊層的組合時，在包括不同極性的器件的器件區(qū)域之間典型地存在隔離區(qū)域。典型構圖的至少一個FET柵極疊層18包括，從底部到頂部，柵極介質(zhì)20、柵極電極22和可選的柵極電極覆層24 ;這里柵極電極覆層24還稱為介質(zhì)覆層。至少一個間隔物26(可以稱為內(nèi)部間隔物)典型地位于存在于初始結(jié)構10中的FET柵極疊層的每一個的側(cè)壁上。在一些實施例中，不存在間隔物26。可以通過常規(guī)方法并且包括本領域的技術人員公知的材料形成圖I中示出的初始結(jié)構10。例如，初始結(jié)構10的半導體襯底12可以由任意半導體材料構成，包括但不限于:Si、Ge、SiGe、SiC、SiGeC、GaAs、GaN、InAs、InP 和所有其它III / V 或者 II / VI化合物半導體。半導體襯底12的半導體材料具有依賴于采用的半導體材料的類型的晶格常數(shù)。半導體襯底12還包括有機半導體或者如Si/SiGe、絕緣體上硅(SOI)、絕緣體上SiGe (SGOI)或者絕緣體上鍺(GOI)的分層半導體。在本發(fā)明的一個實施例中，半導體襯底12包括SOI襯底，其中如Si的頂部和底部半導體材料層通過如掩埋氧化物的掩埋介質(zhì)隔開。在一些實施例中，半導體襯底12由體硅或者絕緣體上硅構成。半導體襯底12可以摻雜、未摻雜或者其中包括摻雜和未摻雜區(qū)域。半導體襯底12可以包括單晶取向或者其可以包括具有不同晶體取向的至少兩個共面表面區(qū)域(襯底的后者技術上稱為混合襯底)。當使用混合襯底時，典型地在{100}晶面上形成nFET，而典型地在{110}晶面上形成pFET。可以通過本領域的技術人員公知的技術形成混合襯底。參見，例如，共有U.S.專利No. 7，329，923，2005年6月2日提交的U.S.申請No. 2005/0116290以及U. S.專利No. 7，023，055，這里引入其整個內(nèi)容作為參考。
典型地在半導體襯底12中形成至少一個隔離區(qū)域(未具體示出)以便在半導體襯底12中形成器件區(qū)域。至少一個隔離區(qū)域可以是溝槽隔離區(qū)域或者場(field)氧化物隔離區(qū)域。利用本領域的技術人員公知的常規(guī)溝槽隔離工藝形成溝槽隔離區(qū)域。例如，光刻、蝕刻并且用溝槽介質(zhì)填充溝槽可以用于形成溝槽隔離區(qū)域?？蛇x地，在溝槽填充前可以在溝槽中形成襯里，在溝槽填充后可以進行致密化步驟并且在溝槽填充之后可以進行平坦化工藝?？梢酝ㄟ^如用包括氫氟酸的溶液的蝕刻的濕法蝕刻對溝槽隔離區(qū)域的高度進行調(diào)整?？梢岳梅Q為硅的局域氧化的工藝形成場氧化物隔離區(qū)域?？梢該诫s不同的器件區(qū)域(例如，通過離子注入工藝)以在不同的器件區(qū)域中形成阱區(qū)域。為了清晰，在本申請的附圖中沒有具體示出阱區(qū)域。用于PFET器件的阱區(qū)域典型地包括η-型摻雜劑，并且用于nFET器件的阱區(qū)域典型地包括p_型摻雜劑。相同導電類型的器件的阱區(qū)域的摻雜劑濃度可以相同或者不同。同樣地，不同導電類型的器件的阱區(qū)域的摻雜劑濃度可以相同或者不同。在處理了半導體襯底12之后，利用本領域的技術人員已公知的任意常規(guī)工藝形成至少一個FET柵極疊層18。在其中nFET和pFET柵極疊層都存在的實施例中，可以在形成第二極性的FET柵極疊層(沒有用作第一極性FET柵極疊層的pFET或者nFET)之前、期間或者之后形成第一極性FET柵極疊層(nFET或者pFET)。已經(jīng)觀察到，雖然圖I以及圖2-4顯示存在單個FET器件區(qū)域14和單個FET柵極疊層，但是本發(fā)明還可以在存在多于一個的器件區(qū)域和/具有不同數(shù)目的FET柵極疊層18時實踐。當存在多于一個柵極疊層時，不同的柵極疊層可以具有相同或者不同柵極介質(zhì)和/或柵極電極材料?？梢岳闷帘窝谀＋@得不同柵極介質(zhì)和柵極電極材料以防止從一個區(qū)域形成一種類型的材料，而在不包括屏蔽掩模的另一個區(qū)域中形成該材料。當提供多于一個柵極疊層時，柵極疊層可以應用于相同或者不同導電類型的FET的形成中。在一個實施例中，通過沉積各種材料層、接著通過光刻和蝕刻構圖沉積的材料層形成至少一個FET柵極疊層18。在另一個實施例中，通過包括虛設柵極材料的使用的替代柵極工藝形成至少一個FET柵極疊層18。無論用于形成至少一個FET柵極疊層18的技術是什么，至少一個FET柵極疊層18包括，從底部到頂部，柵極介質(zhì)20、柵極電極22以及可選的柵極電極覆層24。柵極介質(zhì)20由任意柵極絕緣材料構成，例如，氧化物、氮化物、氧氮化物或者其多層疊層。在一個實施例中，柵極介質(zhì)20是半導體氧化物、半導體氮化物或者半導體氧氮化物。在另一個實施例中，柵極介質(zhì)20包括具有的介電常數(shù)大于氧化硅的介電常數(shù)，例如
3.9，的介質(zhì)金屬氧化物。優(yōu)選，使用的柵極介質(zhì)20具有大于4. O的介電常數(shù)，更典型具有大于8. O的介電常數(shù)。這樣的介質(zhì)材料在這里被稱為高k介質(zhì)。高k介質(zhì)的實例包括，但不限于Hf02、ZrO2, La2O3' Al2O3' TiO2, SrTiO3> LaAlO3' Y2O3> HfOxNy, ZrOxNy, La2OxNy' Al2OxNy'TiOxNy、SrTiOxNy、LaA10xNy、Y2OxNy、其硅酸鹽以及其合金。還可以使用這些高k材料的多層疊層作為柵極介質(zhì)20。X的每個值都是獨立的，從O. 5到3并且y的每個值都是獨立的，從
O至Ij 2。柵極介質(zhì)20的厚度可以依賴于其形成技術變化。優(yōu)選，柵極介質(zhì)20具有從Inm到IOnm的厚度,更典型從2nm到5nm的厚度。當使用高k柵極介質(zhì)作為柵極介質(zhì)20時,高·k柵極介質(zhì)可以具有約Inm或者更小的有效氧化物厚度。可以通過本領域公知的方法形成柵極介質(zhì)20。在一個實施例中，可以通過例如，如化學氣相沉積(CVD)、物理氣相沉積(PVD)、分子束沉積(MBD)、脈沖激光沉積(PLD)、液態(tài)源霧化化學沉積(LSMCD)以及原子層沉積(ALD)的沉積工藝形成柵極介質(zhì)20?？蛇x地，可以通過例如，如熱氧化和/或熱氮化的熱處理形成柵極介質(zhì)20。柵極電極22由任意導電材料構成，包括但不限于多晶硅、多晶硅鍺、元素金屬(例如，鎢、鈦、鉭、鋁、鎳、釕、鈀和鉬)、至少一種元素金屬的合金、元素金屬氮化物(例如，氮化鎢、氮化鋁、以及氮化鈦)、元素金屬硅化物(例如，硅化鎢、硅化鎳、硅化鈦)及其多層組合。在一個實施例中，柵極電極22包括nFET金屬柵極。在另一個實施例中，柵極電極22包括pFET金屬柵極。在另一個實施例中，柵極電極22由多晶硅構成。多晶硅柵極可以單獨使用或者與例如，如金屬柵極電極材料和/或金屬硅化物柵極電極材料的另一種導體材料組合使用?？梢岳冒ㄈ缁瘜W氣相沉積(CVD)、等離子體增強化學氣相沉積(PECVD)蒸發(fā)、物理氣相沉積(PVD)、濺射、化學溶液沉積、原子層沉積(ALD)以及其它類似的沉積工藝形成柵極電極22。當含-Si材料用作柵極電極22時，可以通過利用原位摻雜沉積工藝或者通過利用沉積接著如將合適的雜質(zhì)引入含-Si材料的離子注入或者氣相摻雜的步驟而以合適的雜質(zhì)摻雜含-Si材料。使用常規(guī)硅化工藝形成金屬硅化物。沉積后的柵極電極22典型具有從IOnm到IOOnm的厚度，更典型具有從20nm到50nm的厚度。在一些實施例中，可選的柵極電極覆層24包含介質(zhì)氧化物、氮化物、氧氮化物或者包括多層疊層的其任意組合。在一個實施例中，可選的柵極電極覆層24由氮化硅構成。當存在可選的柵極電極覆層24時，利用本領域的技術人員公知的包括，如CVD和PECVD的常規(guī)沉積技術形成可選的柵極電極覆層24?？蛇x地，可以通過例如，如氧化和/或氮化的熱處理形成可選的柵極電極覆層24?？蛇x的柵極電極覆層24的厚度很依賴于使用的實際覆層材料及其形成工藝。典型地，可選的柵極電極覆層24具有從5nm到200nm的厚度，更典型具有從IOnm到50nm的厚度。當柵極電極22由如多晶硅的含-Si材料構成時，優(yōu)選使用可選的柵極電極覆層24。
圖I中示出的初始結(jié)構10還包括至少一個間隔物26，其基底位于半導體襯底12的上表面上。至少一個間隔物26的邊緣位于至少一個FET柵極疊層18的側(cè)壁上。至少一個間隔物26包括例如，如氧化物、氮化物、氧氮化物及其任意組合的任意介質(zhì)材料。典型，但不總是必須，至少一個間隔物26由不同于可選的柵極電極覆層24的材料構成。在一個實施例中，至少一個間隔物26由氧化硅或者氮化硅構成。在另一個實施例中，至少一個間隔物26包括薄內(nèi)部間隔物和更寬(相對于內(nèi)部間隔物)的外部間隔物。在這樣的實施例中，薄內(nèi)部間隔物由氧化硅構成，而更寬的外部間隔物由氮化硅構成?？梢岳帽绢I域的技術人員公知的技術形成至少一個間隔物26。例如，可以通過沉積間隔物材料，接著蝕刻形成至少一個間隔物26。至少一個間隔物26的寬度，當在其基底處測量時，優(yōu)選從2nm到50nm，當在其基底處測量時，更典型具有從5nm到15nm的寬度。
在圖I中示出的初始結(jié)構10還包括位于半導體襯底12中在至少一個柵極疊層的足印處的擴展區(qū)域28。在圖I中，標記為28的一個區(qū)域是源極擴展區(qū)域，而標記為28的另一個區(qū)域是漏極擴展區(qū)域?？梢岳帽绢I域的技術人員公知的擴展離子注入工藝在半導體襯底12中形成擴展區(qū)域28。至少一個FET柵極疊層18以及如果存在，至少一個間隔物26在FET器件區(qū)域14中的擴展離子注入期間用作注入掩模。在擴展區(qū)域28的注入之后，可以使用退火以激活擴展區(qū)域28。典型地，在大于800°C下，更典型大于850°C的溫度下進行可以在離子注入步驟之后的任意時間進行的退火。可以利用任意常規(guī)的退火工藝進行退火?？梢允褂玫耐嘶鸬膶嵗?，例如，快速熱退火、爐退火、激光退火、微波退火或者這些技術的結(jié)合。退火時長，即退火時間可以根據(jù)利用的實際退火工藝以及退火溫度改變。典型地，退火執(zhí)行的時間周期是10分鐘或更少。典型地，在例如，如氦、氮氣和/或氬氣的惰性氣氛下進行退火。在一些實施例中，可以利用形成氣體(氫氣和氮氣的混合)進行退火。觀察到，半導體襯底12的位于至少一個FET柵極疊層18之下的通過擴展區(qū)域28限定的部分是器件溝道40。在一些實施例中，進行可選的暈環(huán)注入，其在初始結(jié)構10的半導體襯底12中形成可選的暈環(huán)區(qū)域(未示出)?？梢岳帽绢I域的技術人員已公知的如傾角暈環(huán)離子注入的任意常規(guī)暈環(huán)注入進行可選的暈環(huán)注入。在可選的暈環(huán)注入之后，典型地，在1350°C或更低的溫度下進行可選的暈環(huán)活化退火。在一個實施例中，可選的暈環(huán)活化退火可以包括激光退火或者快速熱退火。參考圖2，示出了在半導體襯底12中在至少一個FET柵極疊層18的足印處形成凹陷區(qū)域30之后的圖I的結(jié)構。如圖2所示，在FET柵極疊層的相對側(cè)形成凹陷區(qū)域30 ；凹陷區(qū)域30的一個可以被稱為源極溝槽，而另一個凹陷區(qū)域可以被稱為漏極溝槽。利用本領域的技術人員已公知的蝕刻技術形成凹陷區(qū)域30，例如溝槽。至少一個FET柵極疊層18以及如果存在，至少一個間隔物26在蝕刻工藝期間用作蝕刻掩模。蝕刻工藝選擇性地去除半導體襯底12的沒有被至少一個FET柵極疊層18以及如果存在，至少一個間隔物26保護的暴露部分。當從襯底12的頂表面測量到凹陷區(qū)域30的底部時，凹陷區(qū)域30的每一個的深度典型地從20nm到150nm，更典型30nm到70nm?？梢栽诿總€凹陷區(qū)域30的形成中使用的蝕刻包括濕法蝕刻、干蝕刻或者濕法和干蝕刻的組合。在一個實施例中，在每個凹陷區(qū)域30的形成中使用各向異性蝕刻。在另一個實施例中，在每個凹陷區(qū)域30的形成中使用各向同性蝕刻。在另外的實施例中，在每個凹陷區(qū)域30的形成中使用各向異性蝕刻和各向同性蝕刻的結(jié)合。當在每個凹陷區(qū)域30的形成中使用干蝕刻時，干蝕刻可以包括反應離子蝕刻(RIE)、等離子體蝕刻、離子束蝕刻以及激光燒蝕中的一種。當在每個凹陷區(qū)域30的形成中使用濕法蝕刻時，濕法蝕刻包括任意化學蝕刻劑，例如，如選擇性地蝕刻半導體襯底12的暴露的FET器件區(qū)域14的氫氧化銨。在一些實施例中，在每個凹陷區(qū)域30的形成中可以使用晶體學蝕刻工藝。在圖2示出的實施例中，蝕刻在半導體襯底12中提供具有基本上的直側(cè)壁32的凹陷區(qū)域30。基本上的直側(cè)壁32可以具有一些錐度。在可選的實施例中(未示出)，該結(jié)構可以被制成具有小面(faceted)凹陷區(qū)域?？梢岳酶晌g刻工藝接著通過橫向濕蝕刻工藝形成可選結(jié)構。橫向濕蝕刻工藝包括，例如氫
氧化銨。參考圖3，示出了在每個凹陷區(qū)域30中形成預-嵌入應力源元件33之后的圖2的 結(jié)構。每個預-嵌入應力源元件33包括材料疊層，材料疊層包括，從底部到頂部，第一外延摻雜半導體材料的第一層35、第二外延摻雜半導體材料的第二層36、摻雜劑的△單層37以及第三外延摻雜半導體材料的第三層38。摻雜劑的△單層37包括位于第二層36和第三層38之間的η-型摻雜劑或者P-型摻雜劑。在一些實施例中，摻雜劑的Λ單層可以位于第一層35、第二層36和/或第三層38中。在本申請的附圖中沒有示出這些特殊的實施例。因為預-嵌入應力源元件的第三層在隨后的退火步驟期間轉(zhuǎn)換為金屬半導體合金，所以在工藝的此階段中使用術語“預-嵌入應力源元件”。因此，在此隨后的退火之后，提供了嵌入應力源元件，其包括，從底部到頂部，第一層35、第二層36和摻雜劑的△單層37。如上所述，每個預-嵌入應力源元件33的第一層35都由第一外延摻雜半導體材料構成。第一外延摻雜半導體材料具有與襯底12的晶格常數(shù)不同的晶格常數(shù)并且因此其能夠增強器件溝道40中的電子遷移率。在一個實施例中，并且當半導體襯底12由硅構成并且存在PFET柵極疊層時，第一外延摻雜半導體材料的第一層35由SiGe或者SiGe = C構成。在另一個實施例中，并且當半導體襯底12由硅構成并且存在nFET柵極疊層時，第一外延摻雜半導體材料的第一層36由Si : C構成，即用碳摻雜的娃。在第一層35中的摻雜劑可以是用于pFET柵極疊層的p_型摻雜劑或者用于nFET柵極疊層的η-型摻雜劑。術語‘ρ-型摻雜劑’指來自元素周期表的IIIA族的原子，包括例如B、Al、Ga和/或In。對于這些IIIB族元素并且在本發(fā)明的一個實施例中，使用B。術語‘η-型摻雜劑’指來自元素周期表的VA族的原子，包括例如P、As和/或Sb。對于這些VA族元素并且在本發(fā)明的一個實施例中，使用P。注意，術語IIIB和VA來自CAS版本的元素周期表。無論在第一層35中的摻雜劑類型是什么，在第一外延摻雜半導體材料的第一層35中存在的摻雜劑在5Ε19原子/cm3到1E21原子/cm3的范圍內(nèi)，更典型摻雜劑濃度從1E20原子/cm3到7E20原子/cm3的范圍內(nèi)。第一外延摻雜半導體材料的第一層35填充每個凹陷區(qū)域30的下部并且可以向上延伸到擴展區(qū)域28的下表面，但是典型地不超出。
利用本領域的技術人員已公知的任意原位摻雜外延生長工藝在凹陷區(qū)域30中形成每個預-嵌入應力源元件33的第一層35。外延生長確保第一外延摻雜半導體材料的第一層35是晶體并且具有與其中形成第一層35的半導體襯底12的表面相同的晶體結(jié)構。典型地，原位摻雜外延生長工藝使用其中存在摻雜劑原子的前體氣體混合物。本領域的技術人員已公知形成第一外延摻雜半導體材料的第一層35使用的前驅(qū)體的類型。在第一層35的上表面上以及半導體襯底12的不包括第一層35的任意暴露側(cè)壁上形成每個預-嵌入應力源元件33的第二層36。每個預-嵌入應力源元件33的第二層36包括可以包括與第一層35相同或者不同，優(yōu)選相同的外延半導體材料的第二外延摻雜半導體材料。典型地，每個預-嵌入應力源元件33的第二層36具有與第一層35相同的晶格常數(shù)。在第二外延摻雜半導體材料中的摻雜劑是與第一外延摻雜半導體材料的導電類型相同的摻雜劑。然而在第二外延摻雜半導體材料中的摻雜劑濃度大于在第一外延摻雜半導體材料中的摻雜劑濃度。因為第一外延摻雜半導體材料的第一層35與第二外延摻雜半導體材料的第二層36相比具有更低的摻雜劑濃度，所以第一層35能夠防止摻雜劑從第二層36擴散。每個預-嵌入應力源元件33的第二層36具有的摻雜劑濃度從5E21原子/cm3到3E22原子/cm3的范圍內(nèi)，更典型摻雜劑濃度從8E19原子/cm3到4E20原子/cm3?！た梢酝ㄟ^包括關于第一外延摻雜半導體材料的第一層35的上述原位摻雜保形外延工藝的常規(guī)外延生長工藝形成基本填充每個凹陷區(qū)域30的剩余部分的第二層36。在第二層36的形成中可以使用任意已知的前驅(qū)體。在一些實施例中，在這些層的形成之間，可以在不破壞真空下形成每個預-嵌入應力源元件33的第一層和第二層35、36。在另一個實施例中，通過破壞每個外延生長步驟之間的真空，形成每個預-嵌入應力源元件33的第一層和第二層35、36。如上所述，每個預-嵌入應力源元件33還包括位于第二層36上的摻雜劑(n_型或者P-型)的Λ單層37。摻雜劑的Λ單層37基本與位于至少一個柵極疊層18之下的半導體襯底12的剩余表面共面。在△單層37中的摻雜劑與在第一和第二外延摻雜半導體材料中的摻雜劑匹配。因此，例如，當?shù)谝缓偷诙庋訐诫s半導體材料包括P-型時，那么Δ單層37也包括ρ-型。同樣，當?shù)谝缓偷诙庋訐诫s半導體材料包括η-型時，那么Λ單層37也包括η-型。通過中斷第二外延摻雜半導體材料的生長并且其后利用快速熱化學氣相沉積(RTCVD)沉積Λ單層37形成Λ單層37，其僅僅包括摻雜劑原子。Λ單層37是薄層，其厚度約從O. 5nm到3nm ;還可以使用其它厚度。一旦形成Λ單層37，就可以形成第三外延摻雜半導體的第三層38。典型地，第三外延摻雜半導體材料的第三層38具有與第一外延摻雜半導體材料相同的成分(即，半導體材料和摻雜劑)。雖然典型地第三層38具有與第一外延摻雜半導體材料相同的成分,但是第三層37可以具有與第一外延摻雜半導體材料的摻雜劑濃度相同或者不同，優(yōu)選相同的摻雜劑濃度?？梢允褂蒙鲜鲇糜谛纬傻谝煌庋訐诫s半導體材料的第一層35的前驅(qū)體的一種形成每個預-嵌入應力源元件33的第三層37。第三外延摻雜半導體材料的第三層37在初始半導體襯底12的上表面上延伸?？梢钥闯觯斨圃霤MOS器件時，可以在pFET器件區(qū)域中形成一種類型的預-嵌入應力源元件，而可以在nFET器件區(qū)域中形成另一種類型的預-嵌入應力源元件。這可以通過后面的上述用于在一個器件區(qū)域(pFET或者nFEt器件區(qū)域)中形成一種類型的預-嵌入應力源元件，而利用其它器件區(qū)域上的屏蔽掩模的工序獲得。可以去除屏蔽掩模并且可以在包括一種類型的嵌入應力源元件的器件區(qū)域的頂上形成第二屏蔽掩模。然后，重復上述工序以在沒有被第二屏蔽掩模保護的器件區(qū)域中形成另一種類型的嵌入應力源元件。因此強調(diào)，本公開為nFET提供預-嵌入應力源元件和/或為pFET提供預-嵌入應力源元件?，F(xiàn)在參考圖4，示出了在包括形成另一個間隔物44 (其在這里可以稱為與間隔物26相關的外部間隔物)并且形成源極區(qū)域和漏極區(qū)域(在本申請的附圖中沒有具體示出)的進一步的CMOS工藝之后的圖3的結(jié)構。源極區(qū)域和漏極區(qū)域這里統(tǒng)稱為源極/漏極區(qū)域。典型地，在上述第二外延摻雜半導體材料的第二層36中形成源極/漏極區(qū)域。在一些實施例中，在另一個間隔物44的形 成之前，可以從結(jié)構上去除可選的柵極電極覆層24?？梢岳孟鄬τ谥辽僖粋€間隔物26、下伏的柵極電極22和每個嵌入應力源元件34的第三層38選擇性地去除柵極電極覆層材料的蝕刻劑進行可選的柵極電極覆層24的去除。這樣的蝕刻劑的實例包括但不僅限于反應離子蝕刻。利用與形成至少一個間隔物26使用的工藝相同或者不同的工藝形成間隔物44。間隔物44由與至少一個間隔物26相同或者不同的介質(zhì)材料構成。在一個實施例中，間隔物44由與至少一個間隔物26不同的介質(zhì)材料構成。在一個實施例中，間隔物44為限定硅化物鄰近性(proximity)的間隔物?？梢酝ㄟ^常規(guī)的硅化物工藝和蝕刻形成間隔物44。在一些實施例中，并且在形成間隔物44之前，可以去除至少一個間隔物26并且形成直接接觸至少一個FET柵極疊層18的側(cè)壁的間隔物44。在示出的實施例中，間隔物44的橫向邊緣與至少一個間隔物26的側(cè)壁直接接觸。在形成間隔物44之后，在每個預-嵌入應力源元件33的至少第二層36中形成源極/漏極區(qū)域。利用源極/漏極離子注入工藝接著退火形成源極/漏極區(qū)域。間隔物44用作離子注入掩模。仍參考圖4，利用能夠?qū)⒌谌庋訐诫s半導體材料的第三層38轉(zhuǎn)換為金屬半導體合金的任何工藝形成金屬半導體合金接觸45。注意，在此轉(zhuǎn)換工藝之后，提供嵌入應力源元件34，其包括，從底部到頂部，第一層35、第二層36和摻雜劑的Λ單層37。在一個實施例中，利用硅化物工藝形成金屬半導體合金接觸45。硅化物工藝可以自對準其它間隔物44的外邊緣。硅化物工藝包括形成在與第三外延摻雜半導體材料的第三層38反應時能夠形成金屬半導體合金的金屬。形成金屬半導體合金接觸45使用的金屬包括，但不限于鉭、鈦、鎢、釕、鈷、鎳或者這些材料的任意合適的組合?？梢栽诮饘俚捻斏闲纬扇绲伝蛘叩g的擴散阻擋層。進行退火，其引起金屬和下伏的第三外延摻雜半導體材料的第三層之間的反應形成金屬半導體合金接觸45。可觀察到，形成的金屬半導體合金接觸包括半導體材料(如在第三層38中存在的)、上述的金屬以及摻雜劑(如在第三層
38中存在的)。典型地，在至少250°C或更高的溫度下進行退火。可以使用單個退火步驟或者多個退火步驟。在進行退火后去除任何未反應金屬和可選的擴散阻擋層。在一些實施例中，當可選的柵極電極覆層24被去除并且柵極電極22由含-Si材料構成時，可以直接在柵極電極22的頂上形成金屬半導體合金接觸?，F(xiàn)在參考圖5，其示出了可以利用上述基礎工藝步驟形成的CMOS結(jié)構100。特別地，圖5中示出的CMOS結(jié)構100包括位于半導體襯底12的上表面上的至少一個pFET柵極疊層18’和至少一個nFET柵極疊層18”。在至少一個pFET柵極疊層18’和至少一個nFET柵極疊層18’’之間存在隔離區(qū)域102。如上所述，至少一個pFET柵極疊層18’和至少一個nFET柵極疊層18”的每一個都包括柵極介質(zhì)20、柵極電極22和可選的介質(zhì)覆層24。間隔物26還存在于每個柵極疊層的側(cè)壁上。每個FET柵極疊層還包括位于半導體襯底中在至少一個pFET柵極疊層18’和至少一個nFET柵極疊層18”的足印處的源極擴展區(qū)域和漏極擴展區(qū)域(統(tǒng)稱為擴展區(qū)域28)。器件溝道40位于每個FET柵極疊層的擴展區(qū)域28之間。pFET嵌入應力源元件34’位于至少一個pFET柵極疊層18’的相對側(cè)上并且在半導體襯底12中，以及nFET嵌入應力源元件34’位于至少一個nFET柵極疊層18”的相對側(cè)上并且在半導體襯底12中。每個嵌入應力源元件包括具有的晶格常數(shù)不同于半導體襯底12的晶格常數(shù)并且在器件溝道40中 施加應變的第一外延摻雜半導體材料的第一層(35’，35”)以及位于第一層的頂上的第二外延摻雜半導體材料的第二層(36’，36”)，其中第一外延摻雜半導體材料的第一層與第二外延摻雜半導體材料的第二層比較具有更低的摻雜劑濃度。每個嵌入應力源元件還包括位于每個嵌入應力源元件的第二層(36’，36”)的上表面上的摻雜劑單層(37’，37”)。在每個器件區(qū)域中，在至少一個摻雜劑的單層(37’，37”)的頂上存在金屬半導體合金45。圖5示出的結(jié)構還顯示存在另一個間隔物44。另一個間隔物44位于第三層(38’和38”)的在結(jié)構中剩余的部分的頂上。應強調(diào)，在金屬半導體合金和嵌入應力源元件的第二層之間存在Λ單層與在嵌入應力源元件的上層和金屬半導體合金接觸之間不存在△單層的半導體結(jié)構比較，明顯改善了整個半導體結(jié)構的接觸電阻。因為改善了整體接觸電阻，與在金屬半導體合金和嵌入應力源元件的上層之間不包括摻雜劑的Λ單層的現(xiàn)有技術結(jié)構比較，此公開的結(jié)構展示了更好的性能。同樣，這里公開的Λ單層很薄，其存在沒有改變器件溝道的應力特性。另外，因為在△單層中的摻雜劑在上述工藝步驟期間沒有消耗，所以沒有觀察到硅化物管道。如此，在此公開中提到的工藝改善了器件產(chǎn)率。在一些實施例中，獲得了改善的溝道應變(壓縮)因為金屬半導體合金(拉伸)在器件溝道之上并且遠離器件溝道。同樣，因為相對于襯底的初始表面，金屬半導體合金接觸相對提升，所以提升的金屬半導體合金接觸提供改善的器件性能。雖然根據(jù)其優(yōu)選實施例具體示出并描述了本發(fā)明，但是本領域的技術人員應該明白，可以在不脫離本發(fā)明的精神和范圍內(nèi)進行形式和細節(jié)上的前述和其它變化。因此，其旨在本發(fā)明不限于實際形式和細節(jié)描述和示出，而是落入附加權利要求的范圍內(nèi)。工業(yè)適用性本發(fā)明可以找到在設計和制造并入到集成電路芯片中的高性能半導體場效應晶體管(FET)器件時的工業(yè)適用性，該芯片可應用于各種電子和電力設備。
權利要求
1.一種半導體結(jié)構,包括 至少一個FET柵極疊層18，位于半導體襯底12的上表面上，所述至少一個FET柵極疊層包括位于所述半導體襯底中在所述至少一個柵極疊層的足印處的源極擴展區(qū)域28和漏極擴展區(qū)域28，以及器件溝道40，位于所述源極擴展區(qū)域和漏極擴展區(qū)域之間并在所述至少一個FET柵極疊層之下； 嵌入應力源元件33，位于所述至少一個FET柵極疊層的相對側(cè)上并且在所述半導體襯底中，其中每個嵌入應力源元件都包括，從底部到頂部，具有不同于所述半導體襯底的晶格常數(shù)的晶格常數(shù)并且在所述器件溝道中施加應變的第一外延摻雜半導體材料的第一層35、位于所述第一層的頂上的第二外延摻雜半導體材料的第二層36，其中所述第一外延摻雜半導體材料的所述第一層與所述第二外延摻雜半導體材料的所述第二層相比具有更低的摻雜劑含量，以及位于所述第二外延摻雜半導體材料的所述第二層的上表面上的摻雜劑的Λ單層37;以及 金屬半導體合金45，位于所述摻雜劑的Λ單層的上表面上。
2.根據(jù)權利要求I的半導體結(jié)構，其中所述半導體襯底由體Si或者絕緣體上硅構成。
3.根據(jù)權利要求I的半導體結(jié)構，其中所述至少一個FET柵極疊層是pFET柵極疊層.18’，并且其中每個嵌入應力源元件33’的所述第一層包括SiGe或者SiGe: C。
4.根據(jù)權利要求I的半導體結(jié)構，其中所述至少一個FET柵極疊層是nFET柵極疊層.18”，并且其中每個嵌入應力源元件33”的所述第一層包括Si:C。
5.根據(jù)權利要求3的半導體結(jié)構，其中所述第一和第二外延摻雜半導體材料包括P-型摻雜劑并且所述摻雜劑的△單層同樣是P-型。
6.根據(jù)權利要求4的半導體結(jié)構，其中所述第一和第二外延摻雜半導體材料包括η-型摻雜劑并且所述摻雜劑的△單層同樣是η-型。
7.根據(jù)權利要求I的半導體結(jié)構，還包括硅化物間隔物26，其鄰近所述至少一個FET柵極疊層18并且在第三外延摻雜半導體材料38的第三層的頂上。
8.—種半導體結(jié)構,包括 至少一個pFET柵極疊層18’和至少一個nFET柵極疊層18”，位于半導體襯底12的上表面上，所述至少一個PFET柵極疊層和所述至少一個nFET柵極疊層的每一個都包括源極擴展區(qū)域28和漏極擴展區(qū)域28，位于所述半導體襯底中在所述至少一個pFET柵極疊層和所述至少一個nFET柵極疊層兩者的足印處，以及器件溝道40，位于所述源極擴展區(qū)域和漏極擴展區(qū)域之間并在每個所述柵極疊層之下； PFET嵌入應力源元件33’，位于所述至少一個pFET柵極疊層18’的相對側(cè)上并且在所述半導體襯底中，以及nFET嵌入應力源元件33”，位于所述至少一個nFET柵極疊層18”的相對側(cè)上并且在所述半導體襯底12中，其中所述嵌入應力源元件的每一個都包括，從底部到頂部，具有不同于所述半導體襯底的晶格常數(shù)的晶格常數(shù)并且在所述器件溝道中施加應變的第一外延摻雜半導體材料的第一層35’，35”，位于所述第一層的頂上的第二外延摻雜半導體材料的第二層36’，36”，其中所述第一外延摻雜半導體材料的所述第一層與所述第二外延摻雜半導體材料的所述第二層相比具有更低的摻雜劑含量，以及位于所述嵌入應力源元件中的每一個的所述第二層的上表面上的摻雜劑的單層37’，37”；以及 金屬半導體合金45，位于所述摻雜劑的Λ單層37的上表面上。
9.根據(jù)權利要求8的半導體結(jié)構，其中所述pFET嵌入應力源元件33’中的每一個的所述第一層包括SiGe或者SiGe: C。
10.根據(jù)權利要求8的半導體結(jié)構，其中所述nFET嵌入應力源元件33’中的每一個的所述第一層包括Si:C。
11.根據(jù)權利要求9的半導體結(jié)構，其中所述pFET應力源元件的所述第一和第二外延摻雜半導體材料包括P-型摻雜劑并且所述摻雜劑的單層同樣是P-型。
12.根據(jù)權利要求10的半導體結(jié)構，其中所述nFET應力源元件的所述第一和第二外延摻雜半導體材料包括η-型摻雜劑并且所述摻雜劑的單層同樣是η-型。
13.根據(jù)權利要求9的半導體結(jié)構，還包括硅化物間隔物26，其鄰近每個FET柵極疊層并且在第三外延摻雜半導體材料的第三層的頂上。
14.一種制造結(jié)構的方法，包括 在半導體襯底的上表面上形成至少一個FET柵極疊層18 ； 在所述半導體襯底12中在所述至少一個FET柵極疊層的足印處形成源極擴展區(qū)域28和漏極擴展區(qū)域28 ； 在所述至少一個FET柵極疊層的相對側(cè)上并且在所述半導體襯底中形成凹陷區(qū)域； 基本在所述凹陷區(qū)域中形成預-嵌入應力源元件33，其中所述預-嵌入應力源元件中的每一個都包括，從底部到頂部，具有不同于所述半導體襯底的晶格常數(shù)的晶格常數(shù)并且在所述器件溝道中施加應變的第一外延摻雜半導體材料的第一層35、位于所述第一層的頂上的第二外延摻雜半導體材料的第二層36，其中所述第一外延摻雜半導體材料的所述第一層與所述第二外延摻雜半導體材料的所述第二層相比具有更低的摻雜劑含量、位于所述第二層的上表面上的摻雜劑的△單層37以及位于所述△單層的頂上的外延摻雜半導體層38的第三層；以及 將所述預-嵌入應力源元件的所述第三層的一部分轉(zhuǎn)換為金屬半導體合金接觸45，其中所述金屬半導體合金接觸直接位于所述△單層37的上表面上。
15.根據(jù)權利要求14的方法，其中通過原位摻雜外延生長方法形成每個預-嵌入應力源元件的所述第一、第二和第三層。
16.根據(jù)權利要求14的方法，其中通過原子層沉積形成所述摻雜劑的Λ單層，通過中斷所述第二外延摻雜半導體材料的所述第二層的生長發(fā)生所述原子層沉積。
17.根據(jù)權利要求14的方法，其中所述轉(zhuǎn)換包括硅化方法。
18.根據(jù)權利要求14的方法，其中所述至少一個FET柵極疊層是pFET柵極疊層，所述嵌入應力源元件中的每一個的所述第一層包括SiGe或者SiGe: C，所述第一和第二外延摻雜半導體材料包括P-型摻雜劑，以及所述摻雜劑的Λ單層包括P-型摻雜劑。
19.根據(jù)權利要求14的方法，其中所述至少一個FET柵極疊層是nFET柵極疊層，所述嵌入應力源元件中的每一個的所述第一層包括Si : C，所述第一和第二外延摻雜半導體材料包括η-型摻雜劑，以及所述摻雜劑的△單層包括η-型摻雜劑。
20.根據(jù)權利要求14的方法，還包括鄰近所述至少一個柵極疊層形成硅化物間隔物，其中所述硅化物間隔物的底表面位于所述第三外延摻雜半導體材料的所述第三層的剩余部分的頂上，在所述轉(zhuǎn)換之前形成所述硅化物間隔物。
全文摘要
公開了其中具有嵌入應力源元件的半導體結(jié)構。公開的結(jié)構包括位于半導體襯底(12)的上表面上的至少一個FET柵極疊層(18)。至少一個FET柵極疊層包括源極和漏極擴展區(qū)域(28)，其位于半導體襯底中在至少一個柵極疊層的足印處。在源極和漏極擴展區(qū)域(28)之間并在下方的至少一個FET柵極疊層(18)之下還存在器件溝道(40)。該結(jié)構還包括嵌入應力源元件(33)，位于至少一個FET柵極疊層的相對側(cè)上并且在半導體襯底中。每個嵌入應力源元件都包括，從底部到頂部，具有不同于半導體襯底的晶格常數(shù)的晶格常數(shù)并且在器件溝道中施加應變的第一外延摻雜半導體材料的第一層(35)、位于第一層的頂上的第二外延摻雜半導體材料的第二層(36)以及位于第二層的上表面的摻雜劑的Δ單層。該結(jié)構還包括直接位于Δ單層(37)的上表面上的金屬半導體合金接觸(45)。
文檔編號H01L21/336GK102906880SQ201180023991
公開日2013年1月30日 申請日期2011年6月10日 優(yōu)先權日2010年6月25日
發(fā)明者K·K·陳, A·杜布, J·R·霍爾特, J·B·約翰遜, J·李, D-G·帕克, 朱正茂 申請人:國際商業(yè)機器公司