專利名稱：集成電路和互連及其制造方法
集成電路和互連及其制造方法技術(shù)領(lǐng)域
本公開一般涉及集成電路及其制造方法，更具體地，涉及具有諸如高性能電感器的互連的集成電路。
背景技術(shù)：
集成電路互連，特別是高性能電感器被用于大部分類型的射頻電路，且典型地用厚金屬線制造，諸如銅或鋁。常規(guī)地，結(jié)合光致抗蝕劑掩蔽和剝離并稍后移除種子層，使用電解鍍敷處理來形成金屬布線。發(fā)明內(nèi)容
本發(fā)明的方面涉及集成電路，包括:設(shè)置在襯底上的介電層內(nèi)的至少一個溝槽，該溝槽共形地涂敷有襯里和種子層；以及所述溝槽內(nèi)的互連，該互連包括在互連的側(cè)壁上的硬掩模。
本發(fā)明的第二方面涉及一種制造集成電路中的互連的方法，該方法包括:用襯里和種子層共形地涂敷溝槽，所述溝槽設(shè)置在襯底上的介電層內(nèi)；在所述襯里和種子層上沉積硬掩模；掩蔽和構(gòu)圖所述溝槽以暴露所述硬掩模；移除所述硬掩模的暴露區(qū)域以暴露所述襯里和種子層的區(qū)域；電解金屬鍍敷所述襯里和種子層的暴露區(qū)域以形成互連；以及平坦化所述互連與所述溝槽的頂表面。
本發(fā)明的第三方面涉及一種電感器，包括:核心導(dǎo)體，包括溝槽內(nèi)的頂表面、底表面和側(cè)壁，所述溝槽位于襯底上的介電層內(nèi)，且所述溝槽在溝槽的底部和側(cè)壁上具有襯里和種子層；以及所述核心導(dǎo)體的側(cè)壁上的硬掩模。
本發(fā)明的第四方面涉及一種制造電感器的方法，該方法包括:用襯里和種子層共形地涂敷溝槽，所述溝槽位于襯底上的介電層內(nèi)；在所述襯里和種子層上沉積硬掩模；掩蔽和構(gòu)圖所述溝槽以暴露所述硬掩模；移除硬掩模的暴露區(qū)域以暴露襯里和種子層的區(qū)域；電解金屬鍍敷所述襯里和種子層的暴露區(qū)域以形成核心導(dǎo)體；以及平坦化所述核心導(dǎo)體、硬掩模和所述襯里和種子層與溝槽的頂表面。
本發(fā)明的說明性方面旨在解決在此描述的問題和/或未描述的其他問題。


本發(fā)明的這些和其他特點將從以下結(jié)合描述了本發(fā)明各種實施例的附圖的對本發(fā)明的各方面的詳細(xì)描述而變得更易于理解，其中:
圖1描述了根據(jù)本發(fā)明的包括至少一個互連的集成電路的實施例；
圖2A-2H描述了根據(jù)本發(fā)明的用于制造集成電路中的互連的方法的實施例的步驟；
圖3描述了根據(jù)本發(fā)明的電感器的實施例；以及
圖4A-4H描述了根據(jù)本發(fā)明的用于制造電感器的方法的實施例的步驟。
注意本發(fā)明的附圖不是按比例的。附圖旨在僅描述本發(fā)明的典型方面，且因此不應(yīng)被認(rèn)為限制本發(fā)明的范圍。在附圖中，類似的參考標(biāo)號指示附圖中的類似部件。
具體實施方式
為了實現(xiàn)高性能(高品質(zhì)因子)集成電路(IC)和使用厚銅線的IC互連，特別是銅電感器，通常使用諸如通鍍(through-plating)制造工藝。已發(fā)現(xiàn)與通鍍有關(guān)的圖像尺寸容差(tolerance)和重疊不足以制造高性能互連，諸如電感器。可選地，使用選擇性鍍敷制造工藝來形成互連。但是，使用選擇性鍍敷制造技術(shù)時，可在層的化學(xué)機(jī)械拋光期間發(fā)生銅種子層腐蝕，且與選擇性鍍敷制造有關(guān)的跨晶片鍍敷均勻性仍然是個問題。
圖1展示了根據(jù)本發(fā)明的包括至少一個互連的集成電路(IC)的實施例。參考圖1，示出了 IC10。IClO表示單個半導(dǎo)體器件的構(gòu)建的小型化電子電路，以及接合到襯底或電路板無源部件等。ICio可表示本領(lǐng)域已知的任意傳統(tǒng)的1C，且可包括本領(lǐng)域已知的任何傳統(tǒng)的IC組件。塊15表示IClO的選擇區(qū)域17的放大橫截面圖，這樣可更清楚地看到和描述選擇區(qū)域17。塊15示出了 IClO的溝槽20、介電層25、襯底30、襯里和種子層35、互連40和硬掩模45。溝槽20位于介電層25中，其中介電層25設(shè)置在襯底30上。溝槽20可以是大約5微米(μ m)到大約150 μ m寬，且大約是5 μ m到大約20 μ m深。
襯底30是半導(dǎo)體襯底，其包括但不限于硅、鍺、鍺硅、碳化硅以及基本上由II1- V族化合物半導(dǎo)體中的一種或多種構(gòu)成的材料，該II1- V族化合物半導(dǎo)體具有由公式AlxlGaX2AsY1PY2NY3SbY4限定的成分，其中X1、X2、X3、Yl、Y2、Y3和Υ4表示相對比例，每個大于或等于零，且Χ1+Χ2+Χ3+Υ1+Υ2+Υ3+Υ4=1 (I是總的相對摩爾量)。半導(dǎo)體襯底30也可包括I1- VI族化合物半導(dǎo)體，該I1- VI族化合物半導(dǎo)體具有成分ZnA1CdA2SeB1TeB2，其中A1、A2、B1和B2是相對比例,每個大于或等于零,且A1+A2+B1+B2=1 (I是總的摩爾量)。
介電層25可以是大約5 μ m到大約20 μ m厚。介電層35可以是這樣的材料，包括但不限于氧化硅(Si02)、氮化硅(Si3N4)、氧化鉿(Hf02)、氧化鉿硅(HfSiO)、氧氮化鉿硅(HfSiON)、氧化鋯(Zr02)、氧化鋯硅(ZrSiO)、氧氮化鋯硅(ZrSiON)、氧化鋁(A1A)、氧化鈦(Ti205)、氧化鉭(Ta205)、氫倍半硅氧烷聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)、由美國密歇根米德蘭的Dow Chemical制造的SiLK (聚亞苯基低聚物(polyphenylene oligomer))、由加州圣塔克萊拉的 Applied Material 公司制造的 BlackDiamondTM[Si0x (CH3)y]、氟化正硅酸乙酯(FTEOS)和氧化硅玻璃(FSG)。在一個實施例中，介電層25可包括FSG或有機(jī)材料，例如聚酰亞胺。
介電層25也可包括多個介電層，例如第一低k (介電常數(shù))層和第二介電層，諸如Si3N4或Si02。第二介電層可具有比第一低k介電層更大的高k介電常數(shù)值。低k介電層包括具有為4或更少的相對介電常數(shù)值，其例子包括但不限于HSQ、MSQ、SiLK 、BlackDiamond 、FTEOS 和 FSG。
溝槽20可包括襯里和種子層35的保形涂層。襯里和種子層35可以是大約500A到3000蓋厚。層35的襯里部件可包括鉭(Ta)、氮化鉭(TaN)、氮化鉭鋁(TaAIN)、硅化鉭(TaSi2)、鈦(Ti)、氮化鈦(TiN)、氮化鈦硅(TiSiN)或鎢(W)。襯里部件可以是大約I()θΑ到500Λ厚的層。層35的種子部件可以是例如設(shè)置在襯里層上的銅種子層且可以是大約400人到大約2000人厚。在一個實施例中，層35的襯里部件與溝槽2O和襯底3O接觸，且種子部件覆蓋襯里部件。
互連40位于溝槽20中且可包括互連40的側(cè)壁42上的硬掩模?；ミB40可包括銅、銀和/或金，且例如可被用作電感器或傳輸線?；ミB40可以是大約5 μ m到大約150 μ m寬。硬掩模45可以是抗接種導(dǎo)電材料或介電材料。抗接種導(dǎo)電材料可從由TiN、Ta和TaN組成的組中選擇。介電材料可從包括氮化硅(Si3N4)、碳化硅(SiC)和氧化鋁(Al2O3)組成的組中選擇。
圖2A-2H示出了制造集成電路中互連的方法的步驟的實施例。參考圖2A，提供了襯底30，包括硅、絕緣體上硅、鍺硅、砷化鎵。襯底30可包括含有半導(dǎo)體材料的任何結(jié)構(gòu)，包括但不限于體半電材料，諸如半導(dǎo)體晶片(單獨，或其上包括其他材料的組件，例如集成電路)。
襯底30可已具有沉積在其上的介電層25。介電層25可包括氧化硅、FSG或有機(jī)材料，例如聚酰亞胺。可選地，可使用任何現(xiàn)在已知或?qū)肀婚_發(fā)的適于要沉積的材料的技術(shù)來在襯底上沉積介電層25，該技術(shù)包括但不限于例如:化學(xué)氣相沉積(CVD)、低壓CVD(LPCVD)、等離子體增強(qiáng)CVD (PECVD)、次常壓CVD (SACVD)和高密度等離子體CVD (HDPCVD)。
溝槽20被蝕刻到介電層25中。可通過在介電層25上施加光致抗蝕劑層，執(zhí)行光刻工藝，并執(zhí)行反應(yīng)性離子蝕刻(RIE)工藝以選擇性地蝕刻例如氧化硅以在介電層25中限定溝槽20來實現(xiàn)這一點。
參考圖2B，溝槽20共形地涂敷有襯里和種子層35。沉積的層35的襯里部件可以是Ta，且可以是大約IOOA到大約1000Λ厚。層35的種子部件可以是銅，且大約是400A到大約2000人厚。前述可由例如PVD形成。襯里和種子層35可共形地涂敷溝槽20的底部和側(cè)壁以及介電層25的頂表面。
參考圖2C，可通過本領(lǐng)域已知的傳統(tǒng)CVD和PVD工藝在襯里和種子層35上沉積硬掩模45?？蛇x地，可使用任何現(xiàn)在已知或?qū)黹_發(fā)、適于被沉積的材料的技術(shù)來沉積硬掩模45，包括但不限于:低壓CVD (LPCVD)、等離子體增強(qiáng)CVD (PECVD)、超高真空CVD (UHVCVD)、有限反應(yīng)處理CVD (LRCVD)、金屬有機(jī)CVD (M0CVD)、濺射沉積、離子束沉積、電子束沉積、激光輔助沉積以及原子層(ALD)。硬掩模45可包括TiN，且在整個層內(nèi)大約是300人到大約1000Λ。在一個實施例中，硬掩模45大約是400人厚。
參考圖2D，溝槽200可用光致抗蝕劑層50掩蔽，且可被構(gòu)圖以暴露涂敷溝槽20的底部的硬掩模45的區(qū)域。光致抗蝕劑層50可約8μπι到大約50μπι厚。在一個實施例中，光致抗蝕劑層50可以是大約10 μ m。用于掩蔽和構(gòu)圖的光致抗蝕材料以及用于執(zhí)行上述的方法在本領(lǐng)域已知。
參考圖2E，可隨后執(zhí)行反應(yīng)離子蝕刻(RIE)以部分地蝕刻涂敷溝槽20的底部的硬掩模45的區(qū)域。部分被蝕刻的區(qū)域的厚度可從大約400Λ被降低到大約100Λ。光致抗蝕劑層50可隨后被剝離。
參考圖2F，可執(zhí)行均厚(blanket) RIE,蝕刻涂敷溝槽20的底部的硬掩模45的剩余區(qū)域以及涂敷介電層25上的襯里和種子層35的硬掩模45的區(qū)域。硬掩模45的剩余區(qū)域可被蝕刻掉以暴露層35的銅種子部件，且涂敷襯里和種子層35的區(qū)域可被蝕刻到大約300A
參考圖2G，通過執(zhí)行電解金屬鍍敷處理以填充溝槽20，從襯里和種子層35形成互連40。處理可用大約lA/cm2到大約20A/cm2的電流密度執(zhí)行，使用包括硫酸銅溶液、硫酸溶液和包含氯離子的溶液的鍍敷溶液。從層35的銅種子部件的暴露區(qū)域向著并穿過溝槽20的頂部而垂直生長互連40。
參考圖2H,互連40、硬掩模45和襯里和種子層35可被平坦化，以便與介電層25的頂表面共平面。在一個實施例中，可使用化學(xué)機(jī)械拋光來執(zhí)行平坦化步驟，產(chǎn)生具有厚度大約為5 μ m到大約20 μ m以及寬度大約為5 μ m到大約150 μ m的互連40?；ミB40的例子是銅電感器或傳輸線。
根據(jù)本發(fā)明展示電感器的實施例。參考圖3，提供了電感器100，其具有核心導(dǎo)體110、溝槽115、介電層120、襯底125、襯里和種子層130和硬掩模135。
核心導(dǎo)體110包括溝槽115中的頂表面140、底表面145和側(cè)壁150。核心導(dǎo)體110可包括銅、銀和金，且可大約是5微米(μ m)到大約150 μ m寬，且大約是5 μ m到大約20 μ m深。溝槽115位于沉積在襯底125上的介電層120中。襯底125可以是半導(dǎo)體襯底，包括材料并包括在此描述的用于襯底30的實施例。
介電層120可以是二氧化硅(SiO2),大約是5μπι到大約20μπι厚。在另一個例子中，介電層120可以是氟化二氧化硅(FSG)或有機(jī)材料，諸如聚酰亞胺。用作介電層120的材料的例子在本領(lǐng)域已知。此外，介電層120可以是雙層或三個介電層的疊層，其中相鄰的層包括不同的介電材料。
溝槽115可以是大約5μπι到大約150μπι寬以及大約5μπι到大約20μπι深。溝槽115可被襯里和種子層130共形地涂敷。襯里和種子層130的實施例與在此描述的用于圖2Β的襯里和種子層35相同。
核心導(dǎo)體110包括側(cè)壁150上的硬掩模135。硬掩模135可以是抗接種材料或介電材料?？菇臃N導(dǎo)電材料可以從由TiN、W、Ta和TaN組成的組中選擇。介電材料可從由氮化娃(Si3N4)、碳化娃(SiC )組成的組中選擇。
圖4A-4H示出了用于制造電感器的方法的步驟的實施例。參考圖4A，提供了包括硅、絕緣體上硅結(jié)構(gòu)、鍺硅或砷化鎵的襯底125。襯底125可包括含有半導(dǎo)體材料的任何結(jié)構(gòu)，包括但不限于體半導(dǎo)電材料，諸如半導(dǎo)體晶片(單獨或其上包括其他材料的組件)。襯底125也可以是半導(dǎo)體襯底，包括已在此描述的用于襯底30的材料和實施例。
襯底125也可具有沉積在其上的介電層120。在一個實施例中，介電層120可以是二氧化硅?？蛇x地，使用現(xiàn)在已知或?qū)黹_發(fā)的適用于將被沉積的材料的技術(shù)，介電層120可被沉積在襯底125上。該等技術(shù)的例子已在用于圖2A的說明中被描述。
溝槽115被蝕刻到介電層120中。這可通過將光致抗蝕劑層施加到介電層120而完成，執(zhí)行光刻工藝以及執(zhí)行反應(yīng)離子蝕刻(RIE)處理以選擇性地蝕刻例如二氧化硅，以限定介電層120中的溝槽115。
參考圖4B，溝槽115可被襯里和種子層130共形地涂敷。沉積的層130的襯里部件可以是大約IOOl到大約1000Λ厚。層130的種子部件可以是銅金屬，400A到大約200G人厚。在一個實施例中，襯里部件可接觸介電層120和襯底125，種子部件覆蓋襯里部件。前述可由PVD形成。襯里和種子層130可共形地覆蓋溝槽115的底部和側(cè)壁，以及介電層120的頂面。
參考圖4C，可經(jīng)由本領(lǐng)域已知的傳統(tǒng)CVD或PVD處理在襯里和種子層130上沉積硬掩模135。可選地,可使用在此描述的用于圖3C的技術(shù)來沉積硬掩模135。硬掩模135可包括TiN且在遍及整個層大約是300人到大約10001厚。在一個實施例中，硬掩模135可以是大約400A厚。
參考圖4D，溝槽115可用光致抗蝕劑層155被掩蔽并構(gòu)圖以暴露涂敷溝槽115的底部的硬掩模135的區(qū)域。光致抗蝕劑層155可以是大約5μπι到大約50μπι厚。在一個實施例中，光致抗蝕劑層155可以是大約ΙΟμπι厚。用于掩蔽和構(gòu)圖的光致抗蝕材料，以及用于執(zhí)行同樣的方法在本領(lǐng)域是已知的。
參考圖4Ε，可執(zhí)行反應(yīng)離子蝕刻(RIE)以部分地蝕刻涂敷溝槽115的底部的硬掩模135的區(qū)域。部分蝕刻的區(qū)域的厚度還可被蝕刻到大約100人。隨后可剝離光致抗蝕劑層 155。
參考圖4F，可執(zhí)行均厚RIE以蝕刻涂敷溝槽115的底部的硬掩模135的區(qū)域以及涂敷介電層120上的襯里和種子層130的硬掩模135的區(qū)域。硬掩模135的剩余區(qū)域可被蝕刻掉，暴露層130的銅種子部件，且涂敷襯里和種子層130的區(qū)域可隨后被蝕刻到大約300 Α。
參考圖4G，通過執(zhí)行電解金屬鍍敷處理以填充溝槽115可從襯里和種子層130形成核心導(dǎo)體110。處理可用大約為lA/cm2到大約15A/cm2的電流密度來執(zhí)行，使用包括硫酸銅溶液、硫酸溶液和包含氯離子的溶液的鍍敷溶液。核心導(dǎo)體可從層130的銅種子部件的暴露區(qū)域向著并穿過溝槽115的頂部而生長。
參考圖4H，核心導(dǎo)體110、硬掩模135以及襯里和種子層130被平坦化，以便與介電層120的頂表面共面以形成電感器100。在一個實施例中，平坦化步驟可用化學(xué)機(jī)械拋光來執(zhí)行，產(chǎn)生具有厚度為大約5 μ m到大約20 μ m以及寬度為大約5 μ m到大約150 μ m的核心導(dǎo)體110。
此處的術(shù)語“第一”、“第二”等不是指示任何順序、數(shù)量或重要性，而是用來區(qū)分部件，且此處的術(shù)語“一”和“一個”不是指示數(shù)量限制，而是指存在所提及的指示一個項。結(jié)合數(shù)量使用的修飾語“大約”包括列出的值且具有由上下文指示的意思(例如包括與測量特定數(shù)量有關(guān)的誤差度)。在此使用的復(fù)數(shù)形式旨在包括所修飾的項的單數(shù)和復(fù)數(shù)形式，由此包括一個或多個該項(例如，金屬包括一種或多種金屬)。在此公開的范圍是包容性的，且是獨立可組合地(例如范圍“到大約25wt%,或更具體地,大約5wt%到大約20wt%”是包括端點以及范圍“大約5wt%到大約20wt%”內(nèi)的所有中間值，等)。
已為了說明和描述而展示了本公開各方面的前述描述。不旨在將本公開窮盡或限制于所具體公開的確切形式，且明顯地，許多修改和變化是可能的。這樣的對于本領(lǐng)域技術(shù)人員來說顯而易見的修改和變化旨在包括在由所附權(quán)利要求書限定的本公開的范圍內(nèi)。
權(quán)利要求
1.一種集成電路，包括: 設(shè)置在襯底上的介電層內(nèi)的至少一個溝槽，所述溝槽被共形地涂敷有襯里和種子層；以及 所述溝槽內(nèi)的互連，所述互連包括所述互連的側(cè)壁上的硬掩模。
2.如權(quán)利要求1所述的集成電路，其中所述硬掩模包括從氮化鈦(TiN)、鎢(W)、鉭(Ta)和氮化鉭(TaN)中的一種選擇的抗接種導(dǎo)電材料。
3.如權(quán)利要求1所述的集成電路，其中所述硬掩模包括從氮化硅(Si3N4)J^K-(SiC)和氧化鋁(Al2O3)中的一種選擇的介電材料。
4.如權(quán)利要求1所述的集成電路，其中所述互連包括從銅、銀和金中的一種選擇的材料。
5.如權(quán)利要求1所述的集成電路，其中所述互連大約是5微米(μm)到大約150 μ m寬。
6.如權(quán)利要求 1所述的集成電路，其中所述互連是電感器或傳輸線。
7.一種制造集成電路中的互連的方法，所述方法包括: 用襯里和種子層共形地涂敷溝槽，所述溝槽在設(shè)置在襯底上的介電層內(nèi)； 在所述襯里和種子層上沉積硬掩模； 掩蔽和構(gòu)圖所述溝槽以暴露所述硬掩模； 移除所述硬掩模的暴露區(qū)域以暴露所述襯里和種子層的區(qū)域； 電解金屬鍍敷所述襯里和種子層的所述暴露區(qū)域以形成互連；以及 平坦化所述互連與所述溝槽的頂表面。
8.如權(quán)利要求7所述的制造互連的方法，其中所述硬掩模包括從氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、氮化硅(Si3N4)J^K-(SiC)和氧化鋁(Al2O3)中的一種選擇的材料。
9.如權(quán)利要求7所述的制造互連的方法，其中所述互連包括從銅、銀和金的一種中選擇的材料。
10.如權(quán)利要求7所述的制造互連的方法，其中所述互連大約是5微米(μm)到大約150 μ m 寬。
11.如權(quán)利要求7所述的制造互連的方法，其中所述平坦化步驟包括化學(xué)機(jī)械拋光所述互連。
12.如權(quán)利要求7所述的制造互連的方法，其中所述移除步驟包括一次或多次等離子體蝕刻所述襯里和種子層的所述暴露區(qū)域。
13.如權(quán)利要求7所述的制造互連的方法，其中所述電解金屬鍍敷步驟包括使用包括硫酸銅溶液、硫酸溶液和包括氯離子的溶液的鍍敷溶液利用大約lA/cm2到大約15A/cm2的電流密度鍍敷所述襯里和種子層的暴露區(qū)域。
14.一種電感器,包括: 核心導(dǎo)體，包括在溝槽內(nèi)的頂表面、底表面和側(cè)壁，所述溝槽位于所述襯底上的介電層內(nèi)，且所述溝槽在所述溝槽的底部和側(cè)壁上具有襯里和種子層；以及所述核心導(dǎo)體的所述側(cè)壁上的硬掩模。
15.如權(quán)利要求14所述的電感器，其中所述核心導(dǎo)體包括從銅、銀和金中的一種選擇的材料。
16.如權(quán)利要求14所述的電感器，其中所述核心導(dǎo)體大約是15微米(μm)到大約150 μ m 寬。
17.如權(quán)利要求14所述的電感器，其中所述硬掩模包括從氮化鈦(TiN)、鎢(W)、鉭(Ta)和氮化鉭(TaN)中的一種選擇的抗接種導(dǎo)電材料。
18.如權(quán)利要求14所述的電感器，其中所述硬掩模包括從氮化硅(Si3N4)J^K-(SiC)和氧化鋁(Al2O3)中的一種選擇的介電材料。
19.一種制造電感器的方法，所述方法包括: 用襯里和種子層共形地涂覆溝槽，所述溝槽位于襯底上的介電層內(nèi)； 在所述襯里和種子層上沉積硬掩模； 掩蔽和構(gòu)圖所述溝槽以暴露所述硬掩模； 移除所述硬掩 模的暴露區(qū)域以暴露所述襯里和種子層的區(qū)域； 電解金屬鍍敷所述襯里和種子層的暴露區(qū)域以形成核心導(dǎo)體；以及 平坦化所述核心導(dǎo)體、所述硬掩模和所述襯里和種子層與所述溝槽的頂表面。
20.如權(quán)利要求19所述的制造電感器的方法，其中所述硬掩模包括從氮化鈦(TiN)、鎢(W)、鉭(Ta)、氮化鉭(TaN)、氮化硅(Si3N4)、碳化硅(SiC)、氧化鋁(Al2O3)中的一種選擇的材料。
21.如權(quán)利要求19所述的制造電感器的方法，其中所述核心導(dǎo)體包括從銅、金和銀中的一種選擇的材料。
22.如權(quán)利要求19所述的制造電感器的方法，其中所述互連大約是5微米(μm)到大約150 μ m寬。
23.如權(quán)利要求19所述的制造電感器的方法，其中所述平坦化步驟包括化學(xué)機(jī)械拋光所述核導(dǎo)體、所述硬掩模和所述襯里和種子層與所述溝槽的頂表面。
24.如權(quán)利要求19所述的制造電感器的方法，其中所述移除步驟包括一次或多次等離子體蝕刻所述硬掩模的暴露區(qū)域。
25.如權(quán)利要求19所述的制造電感器的方法，其中所述電解金屬鍍敷步驟包括使用包括硫酸銅溶液、硫酸溶液和包含氯離子的溶液的鍍敷溶液利用大約lA/cm2到大約15A/cm2的電流密度鍍敷所述襯里和種子層的暴露區(qū)域。
全文摘要
本公開一般涉及集成電路(IC)、IC互連及其制造方法，更具體地，涉及高性能電感器。IC(10)包括設(shè)置在襯底(30)上的介電層25內(nèi)的至少一個溝槽(20)。所述溝槽被共形地涂敷有襯里和種子層(35)，且包括其內(nèi)的互連(40)。互連包括在互連的側(cè)壁上的硬掩模(45)。
文檔編號H01L21/28GK103155107SQ201180048087
公開日2013年6月12日 申請日期2011年9月13日 優(yōu)先權(quán)日2010年10月6日
發(fā)明者D·A·德穆恩克, 何忠祥, D·R·米加, M·D·穆恩, D·S·范斯萊特, E·J·懷特 申請人:國際商業(yè)機(jī)器公司