專利名稱：制作半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，尤其涉及一種制作半導(dǎo)體器件的方法。
背景技術(shù)：
半導(dǎo)體器件尺寸的不斷縮小是推動(dòng)集成電路制造技術(shù)改進(jìn)的主要因素。由于調(diào)整柵氧化物層的厚度和源/漏極的結(jié)深度的限制，很難將常規(guī)的平面MOSFET器件縮小至32nm以下的工藝，因此，已經(jīng)開發(fā)出多柵極場(chǎng)效應(yīng)晶體管(Mult1-Gate M0SFET)。多柵極場(chǎng)效應(yīng)晶體管是一種將多個(gè)柵極并入到單個(gè)器件的M0SFET，這意味著，溝道在多個(gè)表面上被多個(gè)柵極包圍，因此能夠更好地抑制“截止”狀態(tài)的漏電流。此外，多柵極場(chǎng)效應(yīng)晶體管還能增強(qiáng)“導(dǎo)通”狀態(tài)下的驅(qū)動(dòng)電流。典型的多柵極場(chǎng)效應(yīng)晶體管為鰭形場(chǎng)效應(yīng)晶體管(FinFET)，它使得器件的尺寸更小，性能更高。FinFET包括狹窄而獨(dú)立的鰭片，鰭片從半導(dǎo)體襯底延伸，例如，刻蝕到半導(dǎo)體襯底的硅層中。FinFET的溝道形成在該鰭片中，且鰭片之上及兩側(cè)帶有柵極。由于在FinFET中源/漏極會(huì)被抬高，因此導(dǎo)致源/漏極與柵極之間形成寄生電容。為了降低寄生電容，通常會(huì)增加?xùn)艠O側(cè)壁的厚度。然而，側(cè)壁的厚度決定了源/漏極的摻雜區(qū)到柵極的距離，如果增加?xùn)艠O側(cè)壁的厚度，則會(huì)降低FinFET的速度。因此，目前急需一種制作半導(dǎo)體器件的方法，以解決上述問題。

發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡(jiǎn)化形式的概念，這將在具體實(shí)施方式
部分中進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。為了解決現(xiàn)有技術(shù)中存在的問題，本發(fā)明提出了一種制作半導(dǎo)體器件的方法，包括:a)提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有鰭片和垂直地跨過(guò)所述鰭片的柵極，所述柵極上還形成有犧牲層，在所述半導(dǎo)體襯底上的所述柵極和所述犧牲層的兩側(cè)形成有側(cè)壁材料層；b)對(duì)所述側(cè)壁材料層執(zhí)行回蝕工藝，以使所述犧牲層的上表面高于所述側(cè)壁材料層的上表面；c)形成第一掩膜層，所述第一掩膜層覆蓋所述犧牲層一側(cè)的所述側(cè)壁材料層和所述犧牲層的一部分；d)在所述第一掩膜層、所述犧牲層的另一側(cè)和所述犧牲層上形成第二掩膜層；e)對(duì)所述第一掩膜層和所述第二掩膜層執(zhí)行干法刻蝕，以在所述犧牲層的兩側(cè)形成具有不同寬度的側(cè)壁掩膜層；以及f)以所述側(cè)壁掩膜層為掩膜對(duì)所述側(cè)壁材料層進(jìn)行刻蝕，以在所述柵極兩側(cè)形成非對(duì)稱的側(cè)壁。優(yōu)選地，所述犧牲層為形成所述柵極時(shí)的掩膜層。優(yōu)選地，所述犧牲層的材料為氮氧化硅或金屬。優(yōu)選地，所述犧牲層的上表面高于所述側(cè)壁材料層的上表面5_15nm。優(yōu)選地，所述第一掩膜層的材料為氧化硅、氮化硅、高級(jí)圖案化材料和含硅的底部抗反射材料中的一種或多種。
優(yōu)選地，所述第二掩膜層的材料為氧化硅、氮化硅、高級(jí)圖案化材料和含硅的底部抗反射材料中的一種或多種優(yōu)選地，所述第一掩膜層和所述第二掩膜層是由相同的材料形成的。優(yōu)選地，所述方法在所述f)步驟之后還包括去除所述側(cè)壁掩膜層的步驟。優(yōu)選地，所述a)步驟的器件結(jié)構(gòu)是通過(guò)以下方法獲得的:提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成鰭片；在所述半導(dǎo)體襯底上形成跨過(guò)所述鰭片的柵極和位于所述柵極之上的犧牲層；以及在所述半導(dǎo)體襯底上的所述柵極和所述犧牲層的兩側(cè)形成側(cè)壁材料層。優(yōu)選地,所述半導(dǎo)體襯底為絕緣體上娃。本發(fā)明通過(guò)在柵極的兩側(cè)形成非對(duì)稱的側(cè)壁，不但可以降低寄生電容，同時(shí)還可以減小源極或漏極的摻雜區(qū)到柵極的距離，提高導(dǎo)電粒子的遷移速率，因此在一定程度上提高了 FinFET的速度。此外，本發(fā)明的方法還能夠用于在柵極兩側(cè)形成具有不同的攙雜距離(源/漏極到柵極的距離)的源極和漏極，并且還可以用于需要執(zhí)行不同角度的離子注入的情況。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。在附圖中，圖1為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作半導(dǎo)體器件工藝流程圖；圖2A-2K為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作半導(dǎo)體器件工藝流程中各步驟所獲得的器件的剖視圖；以及圖3為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作的半導(dǎo)體器件的俯視圖。
具體實(shí)施例方式接下來(lái)，將結(jié)合附圖更加完整地描述本發(fā)明，附圖中示出了本發(fā)明的實(shí)施例。但是，本發(fā)明能夠以不同形式實(shí)施，而不應(yīng)當(dāng)解釋為局限于這里提出的實(shí)施例。相反地，提供這些實(shí)施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對(duì)尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r(shí)，其可以直接地在其它元件或?qū)由?、與之相鄰、連接或耦合到其它元件或?qū)?，或者可以存在居間的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r(shí)，則不存在居間的元件或?qū)?。圖1示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式制作半導(dǎo)體器件工藝流程圖，圖2A-2K示出了根據(jù)本發(fā)明一個(gè)實(shí)施方式制作半導(dǎo)體器件工藝流程中各步驟所獲得的器件的剖視圖，圖3為根據(jù)本發(fā)明一個(gè)實(shí)施方式制作的半導(dǎo)體器件的俯視圖。其中，圖2A-2K為沿鰭片剖切的剖視圖，即沿圖3中A-A線所示的剖視圖。應(yīng)當(dāng)注意的是，半導(dǎo)體器件中的部分器件結(jié)構(gòu)可以由CMOS制作流程來(lái)制造，因此在本發(fā)明的方法之前、之中或之后可以提供額外的工藝，且其中某些工藝在此僅作簡(jiǎn)單的描述。下面將結(jié)合圖1和圖2A-2K來(lái)詳細(xì)說(shuō)明本發(fā)明的制作方法。執(zhí)行步驟101，提供半導(dǎo)體襯底，該在半導(dǎo)體襯底上形成有鰭片和垂直地跨過(guò)鰭片的柵極，柵極上還形成有犧牲層，在半導(dǎo)體襯底上的柵極和犧牲層的兩側(cè)形成有側(cè)壁材料層。如圖2A所示，提供半導(dǎo)體襯底200，半導(dǎo)體襯底200可以為以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)以及絕緣體上鍺化硅(SiGeOI)等。優(yōu)選地，半導(dǎo)體襯底200為絕緣體上硅。在半導(dǎo)體襯底200中可以形成有摻雜區(qū)域和/或隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)為淺溝槽隔離(STI)結(jié)構(gòu)或者局部氧化硅(LOCOS)隔離結(jié)構(gòu)。半導(dǎo)體襯底200中還形成有CMOS器件，CMOS器件例如是晶體管(例如，NMOS和/或PM0S)等。為了簡(jiǎn)化，此處僅以一空白來(lái)表示半導(dǎo)體襯底200。此外，半導(dǎo)體襯底200的上表面還包含絕緣層(未示出)，絕緣層可以包含氧化硅、藍(lán)寶石和/或其它適合的絕緣材料。在半導(dǎo)體襯底200上形成有鰭片201，作為示例，鰭片201可以是通過(guò)對(duì)半導(dǎo)體襯底200進(jìn)行刻蝕獲得的。此外，半導(dǎo)體襯底200上還形成有垂直地跨過(guò)鰭片201的柵極202，其中，柵極202的材料可以為多晶硅。在柵極與半導(dǎo)體襯底之間還可以形成有柵氧化物層(未示出)。在柵極202上還可以形成有犧牲層203。優(yōu)選地，犧牲層203為形成柵極202時(shí)的掩膜層，以減少工藝步驟。作為示例，犧牲層203的材料為氮氧化硅或金屬。如圖2B所示，在圖2A所示的器件結(jié)構(gòu)上形成側(cè)壁材料層204，側(cè)壁材料層204應(yīng)當(dāng)足夠厚以使執(zhí)行平坦化工藝之后其能表面能夠與犧牲層203等高。如圖2C所示，執(zhí)行化學(xué)機(jī)械研磨工藝，至露出犧牲層203的上表面，以在半導(dǎo)體襯底200上的柵極202和犧牲層203的兩側(cè)形成有側(cè)壁材料層204。執(zhí)行步驟102，對(duì)側(cè)壁材料層執(zhí)行回蝕工藝，以使?fàn)奚鼘拥纳媳砻娓哂趥?cè)壁材料層的上表面。如圖2D所示，對(duì)側(cè)壁材料層204執(zhí)行回蝕工藝，以使?fàn)奚鼘?03的上表面高于側(cè)壁材料層204的上表面。其中，該回蝕工藝可以為干法刻蝕。為了經(jīng)后續(xù)工藝形成合適寬度的側(cè)壁，優(yōu)選地，犧牲層203的上表面高于側(cè)壁材料層204的上表面5-15nm。執(zhí)行步驟103，形成第一掩膜層，該第一掩膜層覆蓋柵極一側(cè)的側(cè)壁材料層和柵極的一部分。如圖2E所示，在犧牲層203和側(cè)壁材料層204上形成第一掩膜層205。優(yōu)選地，第一掩膜層205的材料可以為氧化娃、氮化娃、高級(jí)圖案化(Advanced Pattern Film7APF)材料和含硅的底部抗反射(S1-BARC)材料中的一種或多種，以便其功能完成后可以很容易地被去除，同時(shí)在去除時(shí)與其下面的材料層具有很高的選擇比，以避免損壞下面的材料層。如圖2F所示，在第一掩膜層205上形成光刻膠層206，其中，光刻膠層206覆蓋犧牲層203 —側(cè)的側(cè)壁材料層204和犧牲層203的一部分。然后，以光刻膠層206為掩膜，對(duì)第一掩膜層205進(jìn)行刻蝕，以將圖案轉(zhuǎn)移至第一掩膜層205上。如圖2G所示，去除光刻膠層206，以形成覆蓋犧牲層203—側(cè)的側(cè)壁材料層204和犧牲層203的一部分的第一掩膜層205。需要說(shuō)明的是，上述形成覆蓋犧牲層203 —側(cè)的側(cè)壁材料層204和犧牲層203的一部分的第一掩膜層205的方法僅為示范性的，因此，不構(gòu)成對(duì)本發(fā)明的限制。
執(zhí)行步驟104，在第一掩膜層、犧牲層的另一側(cè)和犧牲層上形成第二掩膜層。如圖2H所示，在第一掩膜層205、犧牲層203的另一側(cè)和犧牲層203上形成第二掩膜層206。優(yōu)選地，第二掩膜層206的材料可以為氧化硅、氮化硅、高級(jí)圖案化(AdvancedPattern Film, APF)材料和含硅的底部抗反射(S1-BARC)材料中的一種或多種，以便其功能完成后可以很容易地被去除，同時(shí)在去除時(shí)與其下面的材料層具有很高的選擇比，以避免損壞下面的材料層。第一掩膜層205和第二掩膜層206可以是由相同的材料形成的，也可以是由不同的材料形成的。優(yōu)選地，第一掩膜層205和第二掩膜層206是由相同的材料形成的，以便經(jīng)一步刻蝕工藝即可完成第一掩膜層205和第二掩膜層206的刻蝕，并經(jīng)一步去除工藝來(lái)去除第一掩膜層205和第二掩膜層206。執(zhí)行步驟105，對(duì)第一掩膜層和第二掩膜層執(zhí)行干法刻蝕，以形成在犧牲層的兩側(cè)形成具有不同寬度的側(cè)壁掩膜層。如圖21所示，對(duì)第一掩膜層205和第二掩膜層206執(zhí)行干法刻蝕，以在犧牲層203的兩側(cè)形成側(cè)壁掩膜層207。由于在犧牲層203的一側(cè)僅形成有第二掩膜層206，而在犧牲層203的另一側(cè)同時(shí)形成有第一掩膜層205和第二掩膜層206，因此，經(jīng)干法刻蝕后會(huì)在犧牲層203的兩側(cè)形成具有不同寬度的側(cè)壁掩膜層207。執(zhí)行步驟106，以側(cè)壁掩膜層為掩膜對(duì)側(cè)壁材料層進(jìn)行刻蝕，以在柵極兩側(cè)形成非對(duì)稱的側(cè)壁。如圖2J所示，以側(cè)壁掩膜層207為掩膜對(duì)側(cè)壁材料層204進(jìn)行刻蝕，以在柵極202兩側(cè)形成非對(duì)稱的側(cè)壁208 (如圖3所示)。由于犧牲層203兩側(cè)的側(cè)壁掩膜層207形成具有不同的寬度，因此，可以在柵極202兩側(cè)形成非對(duì)稱的側(cè)壁208，即形成具有不同寬度的側(cè)壁208。在柵極202的兩側(cè)形成非對(duì)稱的側(cè)壁208可以降低寄生電容，同時(shí)減小源極或漏極的摻雜區(qū)到柵極的距離，提高導(dǎo)電粒子的遷移速率，因此在一定程度上提高了 FinFET的速度。此外，本發(fā)明的方法還能夠用于在柵極兩側(cè)形成具有不同的攙雜距離(源/漏極到柵極的距離)的源極和漏極，并且還可以用于需要執(zhí)行不同角度的離子注入的情況。根據(jù)本發(fā)明的方法還包括去除側(cè)壁掩膜層207的步驟，如圖2K所示。作為示例，第一掩膜層205和第二掩膜層206是由APF材料形成的，可以用灰化的方法去掉，可以選用
02、N2基或H2基的灰化劑。作為示例，第一掩膜層205和第二掩膜層206是由S1-BARC材料形成的，可以用濕法去除。此外，如果在對(duì)第一掩膜層205和第二掩膜層206執(zhí)行干法刻蝕后在柵極202上還存在剩余的犧牲層203，則本發(fā)明的方法還包括去除犧牲層203的步驟。需要說(shuō)明的是，雖然附圖僅用一個(gè)鰭片201來(lái)說(shuō)明本發(fā)明的原理，但半導(dǎo)體襯底200上可以包含多個(gè)鰭片201。本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種制作半導(dǎo)體器件的方法，包括: a)提供半導(dǎo)體襯底，所述半導(dǎo)體襯底上形成有鰭片和垂直地跨過(guò)所述鰭片的柵極，所述柵極上還形成有犧牲層，在所述半導(dǎo)體襯底上的所述柵極和所述犧牲層的兩側(cè)形成有側(cè)壁材料層； b)對(duì)所述側(cè)壁材料層執(zhí)行回蝕工藝，以使所述犧牲層的上表面高于所述側(cè)壁材料層的上表面； c)形成第一掩膜層，所述第一掩膜層覆蓋所述犧牲層一側(cè)的所述側(cè)壁材料層和所述犧牲層的一部分； d)在所述第一掩膜層、所述犧牲層的另一側(cè)和所述犧牲層上形成第二掩膜層； e)對(duì)所述第一掩膜層和所述第二掩膜層執(zhí)行干法刻蝕，以在所述犧牲層的兩側(cè)形成具有不同寬度的側(cè)壁掩膜層；以及 f)以所述側(cè)壁掩膜層為掩膜對(duì)所述側(cè)壁材料層進(jìn)行刻蝕，以在所述柵極兩側(cè)形成非對(duì)稱的側(cè)壁。
2.如權(quán)利要求1所述的方法，其特征在于，所述犧牲層為形成所述柵極時(shí)的掩膜層。
3.如權(quán)利要求2所述的方法，其特征在于，所述犧牲層的材料為氮氧化硅或金屬。
4.如權(quán)利要求1所述的方法，其特征在于，所述犧牲層的上表面高于所述側(cè)壁材料層的上表面5_15nm。
5.如權(quán)利要求1所述的方法，其特征在于，所述第一掩膜層的材料為氧化娃、氮化娃、高級(jí)圖案化材料和含硅的底部抗反射材料中的一種或多種。
6.如權(quán)利要求5所述的方法,其特征在于,所述第二掩膜層的材料為氧化娃、氮化娃、高級(jí)圖案化材料和含硅的底部抗反射材料中的一種或多種。
7.如權(quán)利要求1所述的方法，其特征在于，所述第一掩膜層和所述第二掩膜層是由相同的材料形成的。
8.如權(quán)利要求1所述的方法，其特征在于，所述方法在所述f)步驟之后還包括去除所述側(cè)壁掩膜層的步驟。
9.如權(quán)利要求1所述的方法，其特征在于，所述a)步驟的器件結(jié)構(gòu)是通過(guò)以下方法獲得的: 提供半導(dǎo)體襯底； 在所述半導(dǎo)體襯底上形成鰭片； 在所述半導(dǎo)體襯底上形成跨過(guò)所述鰭片的柵極和位于所述柵極之上的犧牲層；以及 在所述半導(dǎo)體襯底上的所述柵極和所述犧牲層的兩側(cè)形成側(cè)壁材料層。
10.如權(quán)利要求1所述的方法，其特征在于，所述半導(dǎo)體襯底為絕緣體上硅。
全文摘要
本發(fā)明公開了一種制作半導(dǎo)體器件的方法，包括提供半導(dǎo)體襯底，半導(dǎo)體襯底上形成有鰭片和垂直地跨過(guò)鰭片的柵極，柵極上還形成有犧牲層，在半導(dǎo)體襯底上的柵極和犧牲層的兩側(cè)形成有側(cè)壁材料層；對(duì)側(cè)壁材料層執(zhí)行回蝕工藝，以使?fàn)奚鼘拥纳媳砻娓哂趥?cè)壁材料層的上表面；形成第一掩膜層，第一掩膜層覆蓋犧牲層一側(cè)的側(cè)壁材料層和犧牲層的一部分；在第一掩膜層、犧牲層的另一側(cè)和犧牲層上形成第二掩膜層；對(duì)第一掩膜層和第二掩膜層執(zhí)行干法刻蝕，以在犧牲層的兩側(cè)形成具有不同寬度的側(cè)壁掩膜層；以及以側(cè)壁掩膜層為掩膜對(duì)側(cè)壁材料層進(jìn)行刻蝕，以在柵極兩側(cè)形成非對(duì)稱的側(cè)壁。本發(fā)明不但可以降低寄生電容，同時(shí)還可以在一定程度上提高了FinFET的速度。
文檔編號(hào)H01L21/28GK103165428SQ20111041651
公開日2013年6月19日 申請(qǐng)日期2011年12月14日 優(yōu)先權(quán)日2011年12月14日
發(fā)明者王新鵬, 張海洋 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司