專利名稱：記憶元件及其制造方法
技術領域：
本發(fā)明涉及一種集成電路及其制造方法，特別是涉及一種記憶元件及其制造方法。
背景技術：
記憶體是用來儲存資訊或資料的半導體元件。隨著電腦微處理器的功能愈來愈強,軟件執(zhí)行的程序與操作也隨之增加。因此,對于高容量記憶體的需求也逐漸增加。
在各種記憶體產(chǎn)品中，非揮發(fā)性記憶體允許多次的資料編程、讀取及抹除操作，甚至在記憶體的電源中斷后還能保存儲存于其中的資料。由于這些優(yōu)點，非揮發(fā)性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。
熟知的應用電荷儲存結構(charge storage structure)的電可編程及抹除(electrically programmable and erasable)非揮發(fā)性記憶體技術,如電子可抹除可編程只讀記憶體(EEPROM)及快閃記憶體(flash記憶體)，已使用于各種現(xiàn)代化應用中?？扉W記憶體設計成具有記憶胞陣列的形式，其可以獨立地編程與讀取。一般的快閃記憶體記憶胞將電荷儲存于浮置柵。另一種快閃記憶體是使用非導體材料組成電荷捕捉結構(charge-trappingstructure),例如氮化娃，以取代浮置柵的導體材料。當電荷捕捉記憶胞被編程時，電荷被捕捉且不會移動穿過非導體的電荷捕捉結構。在不持續(xù)供應電源時，電荷會一直保持在電荷捕捉層中，維持其資料狀態(tài)，直到記憶胞被抹除。電荷捕捉記憶胞可以被操做成為二端記憶胞(two-sidedcell)。也就是說，由于電荷不會移動穿過非導體電荷捕捉層，因此電荷可位于不同的電荷捕捉處。換言之，電荷捕捉結構型的快閃記憶體元件中，在每一個記憶胞中可以儲存一個位元以上的資訊。
任一記憶胞可被編程，而在電荷捕捉結構中儲存二個完全分離的位元(以電荷分別集中靠近源極區(qū)與漏極區(qū)的方式)。記憶胞的編程可利用通道熱電子注入，其在通道區(qū)產(chǎn)生熱電子。熱電子獲得能量而被捕捉至電荷捕捉結構中。將源極端與漏極端施加的偏壓互換，可將電荷捕捉至電荷捕捉結構的任一部分(近源極區(qū)、近漏極區(qū)或二者)。
通常，具有電荷捕捉結構的記憶胞可儲存四種不同的位元組合(00、01、10與11)，每一種有對應的啟始電壓。在讀取操作期間，流過記憶胞的電流因記憶胞的啟始電壓而不同。通常，此電流可具有四個不同的值，其中每一個對應于不同的啟始電壓。因此，藉由檢測此電流，可以判定儲存于記憶胞中的位元組合。
全部有效的電荷范圍或啟始電壓范圍可以歸類為記憶體操作裕度(memoryoperation window)。換言之,記憶體操作裕度藉由編程位準(level)與抹除位準之間的差異來定義。由于記憶胞操作需要各種狀態(tài)之間的良好位準分離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂“第二位元效應”而降低。在第二位元效應下，在電荷捕捉結構中定域化的電荷彼此互相影響。例如，在反向讀取期間，施加讀取偏壓至漏極端且檢測到儲存在靠近源極區(qū)的電荷(即第一位元)。然而，之后靠近漏極區(qū)的位元(即第二位元)產(chǎn)生讀取靠近源極區(qū)的第一位元的電位障。此能障可藉由施加適當?shù)钠珘簛砜朔?，使用漏極感應能障降低(DIBL)效應來抑制靠近漏極區(qū)的第二位元的效應，且允許檢測第一位元的儲存狀態(tài)。然而，當靠近漏極區(qū)的第二位元被編程至高啟始電壓狀態(tài)且靠近源極區(qū)的第一位元在未編程狀態(tài)時，第二位元實質上提高了能障。因此，隨著關于第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服第二位元產(chǎn)生的電位障。因此，由于第二位元的啟始電壓增加，第一位元的啟始電壓提高，因而降低了記憶體操作裕度。第二位元效應減少了 二位元記憶體的操作裕度。
由此可見，上述現(xiàn)有的記憶元件及其制造方法在產(chǎn)品結構、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結構及方法能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新的記憶元件及其制造方法，以抑制記憶體元件中的第二位元效應，實屬當前重要研發(fā)課題之一，亦成為當前業(yè)界極需改進的目標。發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的記憶元件存在的缺陷，而提供一種新的記憶元件，所要解決的技術問題是使其可以提供定位的電荷儲存區(qū)域，以使電荷可以完全定位化儲存，減少第二位元效應，減少編程干擾的行為，并且可以減少短通道效應，非常適于實用。
本發(fā)明的另一目的在于，克服現(xiàn)有的記憶元件的制造方法存在的缺陷，而提供一種新的記憶元件的制造方法，所要解決的技術問題是使其可以通過簡單的工藝使得所制造的記憶元件可以提供定位的電荷儲存區(qū)域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少編程干擾的行為，并且可以減少短通道效應，從而更加適于實用。
本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶元件，包括柵極、柵介電層以及二電荷儲存層。柵極位于基底上。柵介電層位于上述柵極與基底之間。在上述柵介電層兩側、柵極下方及基底上方具有一空隙。上述各電荷儲存層包括主體部、一第一延伸部與一第二延伸部。各主體部位于上述各空隙中。各第一延伸部與上述主體部連接并且突出于上述柵極的側壁。各第二延伸部與所對應的該第一延伸部的連接，且向上延伸至該柵極的側壁，其中各該第一延伸部的邊緣區(qū)域突出于所對應的各該第二延伸部的側壁。
本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
前述的記憶元件，其中所述的主體部、第一延伸部以及第二延伸部的材質相同。
前述的記憶元件，還包括二摻雜區(qū)，位于柵極兩側的上述基底中，其中上述各電荷儲存層的第一延伸部與第二延伸部位于所對應的摻雜區(qū)上方。
前述的記憶元件，還包括二襯層與二間隙壁。上述二襯層分別位于柵極與各電荷儲存層的第二延伸部之間。上述二間隙壁位于上述第一延伸部上方，分別使上述第二延伸部夾于對應的襯層與間隙壁之間。
前述的記憶元件，其中所述的主體部的長度與第一延伸部的長度的比值為2: I至 5: I。
本發(fā)明的目的及解決其技術問題還采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件，包括柵極、柵介電層、二電荷儲存層及二襯層。柵極位于基底上。柵介電層位于柵極與基底之間。在上述柵介電層兩側、柵極下方及基底上方具有一空隙。上述各電荷儲存層包括主體部與延伸部。各主體部位于上述空隙中。各延伸部與上述主體部連接并且突出于柵極的側壁。各襯層位于柵極的側壁，且各電荷儲存層的延伸部的邊緣區(qū)域突出于襯層的側壁。
本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
前述的記憶元件，其中所述的主體部及延伸部的材質相同。
前述的記憶元件，還包括二摻雜區(qū)，位于柵極兩側的上述基底中，其中上述各電荷儲存層的上述延伸部延伸至所對應的上述摻雜區(qū)的上方。
前述的記憶元件，其中所述的主體部的長度與延伸部的長度的比值為2: I至5: 10
本發(fā)明的目的及解決其技術問題再采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件，包括柵極、柵介電層、二電荷儲存層及二摻雜區(qū)。柵極位于基底上。柵介電層位于柵極與基底之間。在上述柵介電層兩側、柵極下方及基底上方具有一空隙。上述各電荷儲存層包括主體部與延伸部。各主體部位于上述空隙中。各延伸部與上述主體部連接并且突出于上述柵極的側壁。各摻雜區(qū)位于柵極兩側的基底中，各電荷儲存層的延伸部延伸到對應的摻雜區(qū)上方。
本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
前述的記憶元件，其中所述的主體部及延伸部的材質相同。
前述的記憶元件，其中所述的主體部的長度與延伸部的長度的比值為2: I至5: 10
本發(fā)明的目的及解決其技術問題又采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件的制造方法，包括:在基底上形成柵介電層以及位于柵介電層上的柵極，其中在柵介電層兩側、柵極下方及基底上方形成一空隙。之后形成二電荷儲存層，各電荷儲存層包括主體部與第一延伸部，其中各主體部位于上述空隙中，各第一延伸部與各主體部連接并且突出于柵極的側壁。在柵極兩側的基底中形成二摻雜區(qū)，各電荷儲存層的第一延伸部延伸到所對應的摻雜區(qū)上方。
本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
前述的記憶元件的制造方法，其中各電荷儲存層更包括第二延伸部，各第二延伸部與上述第一延伸部連接，且向上延伸至柵極的側壁，其中第一延伸部的邊緣區(qū)域突出于對應的第二延伸部的側壁。
前述的記憶元件的制造方法，其中各電荷儲存層的上述第一延伸部與上述第二延伸部位于所對應的上述摻雜區(qū)上方。
前述的記憶元件的制造方法，其中在形成上述電荷儲存層之前，還包括形成一襯材料層，覆蓋上述基底的表面、柵介電層的側壁、柵極的底部、側壁及上表面，上述各電荷儲存層的第一延伸部的邊緣區(qū)域突出于位于柵極側壁的襯材料層。
前述的記憶元件的制造方法，其中所述的形成該些電荷儲存層的步驟包括:形成電荷儲存材料層覆蓋上述襯材料層且填滿上述空隙，接著形成間隙壁材料層覆蓋上述電荷儲存材料層。之后，非等向蝕刻移除上述襯材料層、電荷儲存材料層及間隙壁材料層，以裸露出上述柵極以及基底的表面，留下上述襯層、電荷儲存層及二間隙壁。
前述的記憶元件的制造方法，還包括在上述柵極的側壁形成一襯層，其中上述各電荷儲存層的上述第一延伸部突出于上述襯層的側壁。
本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和有益效果。借由上述技術方案，本發(fā)明記憶元件及其制造方法至少具有下列優(yōu)點及有益效果:
本發(fā)明的記憶元件可以提供定位的電荷儲存區(qū)域，以使電荷可以完全定位化儲存，減少第二位元效應，減少編程干擾的行為，并且可以減少短通道效應。
本發(fā)明的記憶元件的制造方法可以通過簡單的工藝使得所制造的記憶元件可以提供定位的電荷儲存區(qū)域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少編程干擾的行為，并且可以減少短通道效應。
綜上所述，本發(fā)明是有 關于一種記憶元件及其制造方法該記憶元件包括柵極、柵介電層及二電荷儲存層。柵極位于基底上。柵介電層位于柵極與基底之間。柵介電層的寬度小于柵極，而在柵介電層兩側、柵極下方及基底上方形成一空隙。各電荷儲存層包括主體部、第一延伸部與第二延伸部。各主體部位于上述各空隙中。各第一延伸部與各主體部連接并突出于各柵極的側壁。各第二延伸部與所對應的各第一延伸部連接，且向上延伸至柵極側壁，其中第一延伸部的邊緣區(qū)域突出于所對應的第二延伸部的側壁。藉此本發(fā)明可以提供定位的電荷儲存區(qū)域，使電荷可以完全定位化儲存，減少第二位元效應，減少編程干擾行為，并且可以減少短通道效應。本發(fā)明還提供了一種記憶元件的制造方法。本發(fā)明在技術上有顯著的進步，并具有明顯的積極效果，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1至圖7是依照本發(fā)明實施例所繪示的一種記憶元件的制造方法的剖面示意圖。
圖8是三種不同的記憶元件進行編程時的編程速度與漏極偏壓的關系圖。
圖9是現(xiàn)有習知的一種記憶元件的剖面示意圖。
圖10是現(xiàn)有習知的另一種記憶元件的剖面示意圖。
10:基底12:柵介電層
14:柵極導體層14a:柵極
16:圖案化的硬罩幕層18:圖案化的罩幕層
20:凹槽20a:空隙
22:襯材料層22a:第一部分/穿隧介電層
22b:第二部分/頂介電層22c:第三部分/襯層
24’:電荷儲存材料層24:電荷儲存層
24a:主體部24b:第一延伸部
24c:第二延伸部26:間隙壁材料層
26a:間隙壁28、30:摻雜區(qū)
32:介電層34:字元線
L1、L2:長度100、200、300:曲線具體實施方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的記憶元件及其制造方法其具體實施方式
、結構、方法、步驟、特征及其功效，詳細說明如后。
有關本發(fā)明的前述及其他技術內(nèi)容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現(xiàn)。通過具體實施方式
的說明，應當可對本發(fā)明為達成預定目的所采取的技術手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，并非用來對本發(fā)明加以限制。
圖1至圖7是依照本發(fā)明實施例所繪示的一種記憶元件的制造方法的剖面示意圖。
請參閱圖1所示，本發(fā)明的記憶元件的制造方法，是在基底10上形成柵介電層12，接著，在柵介電層12上形成柵極導體層14?；?0的材質例如是半導體，例如是硅，或者絕緣層上有硅(SOI)?；?0的材料也可以是其他的化合物半導體。柵介電層12的材質例如是氧化硅，或其他適合用來制作柵介電層的材料。柵介電層12的形成方法例如是熱氧化法，或是化學氣相沉積法，或其他合適的方法。柵極導體層14的材質例如是摻雜多晶硅。柵極導體層14的形成方法例如是利用化學氣相沉積法形成未摻雜多晶硅層后，進行離子植入步驟以形成。柵極導體層14的形成方法也可以是利用化學氣相沉積法形成多晶硅層并在臨場進行摻雜。之后，在柵極導體層14上形成圖案化的硬罩幕層16以及圖案化的罩幕層18。圖案化的硬罩幕層16的材質例如是APF，形成的方法例如是化學氣相沉積法。圖案化的罩幕層18的材質例如是光阻。罩幕層18的圖案可以經(jīng)由曝光與顯影的方式形成。硬罩幕層16的圖案則可以通過蝕刻工藝將罩幕層18的圖案向下轉移而成。
之后，請參閱圖2所不，以罩眷層18與硬罩眷層16為罩眷，基底10為蝕刻終止層，進行蝕刻工藝，以將柵極導體層14圖案化為柵極14a，并繼續(xù)圖案化柵介電層12。所采用的蝕刻工藝例如是非等向性蝕刻工藝。非等向性蝕刻工藝例如是等離子體蝕刻工藝。之后，將圖案化的罩幕層18以及硬罩幕層16移除。
其后，請參閱圖3 所示，對柵介電層12進行等向性蝕刻工藝，以移除部分的柵介電層12，即在柵極14a下方產(chǎn)生底切，而形成凹槽20，此凹槽20是做為定位儲存空間(localstorage space)。
之后，請參閱圖4所示，形成襯材料層22，覆蓋柵極14a的上表面、側壁與底部、柵介電層12的側壁以及基底10的表面。在一實施例中，襯材料層22共形覆蓋柵極14a的上表面、側壁與底部、柵介電層12的側壁以及基底10的表面。襯材料層22填入于圖3所示的凹槽20之中，但未填滿凹槽20，而留有空隙20a(圖4)。襯材料層22的材質例如是氧化硅，形成的方法例如是熱氧化法、臨場蒸氣產(chǎn)生(ISSG)氧化法、化學氣相沉積法(CVD)、原子層沉積法或爐管氧化法。
之后,請參閱圖5所示,形成電荷儲存材料層24’，覆蓋柵極14a的上表面、側壁以及基底10上方的襯材料層22的表面并且填入于空隙20a之中。電荷儲存材料層24’的材質例如是氮化硅或是摻雜多晶硅。氮化硅的形成方法例如是爐管沉積法、化學氣相沉積法或原子層沉積法。摻雜多晶硅的形成方法例如是利用化學氣相沉積法形成多晶硅層并在臨場進行摻雜。
之后，在電荷儲存材料層24’上形成間隙壁材料層26，覆蓋柵極14a的上表面、側壁以及基底10上方的電荷儲存材料層24’。在一實施例中，間隙壁材料層26共形柵極14a的上表面、側壁以及基底10上方的電荷儲存材料層24’。間隙壁材料層26的材質例如是氧化硅，形成的方法例如是爐管氧化法、化學氣相沉積法或高溫熱氧化法(HTO)。
其后，請參閱圖6所示，非等向性蝕刻間隙壁材料層26、電荷儲存材料層24’及襯材料層22，裸露出柵極14a及基底10的表面。留下的電荷儲存材料層24’作為電荷儲存層24，其包括主體部24a、第一延伸部24b及第二延伸部24c。各主體部24a位于空隙20a之中。第一延伸部24b與主體部24a連接并且突出于柵極14a側壁。第二延伸部24c位于柵極14a的側壁，且向下延伸至與第一延伸部24b連接，使得第一延伸部24b的邊緣區(qū)域突出于所對應的第二延伸部24c的側壁。
留下的襯材料層22包括三部分22a、22b、22c。襯材料層22的第一部分22a位于電荷儲存層24與基底10之間，作為穿隧介電層22a。襯材料層22的第二部分22b位于柵極14a下方，夾于柵極14a與電荷儲存層24的主體部24a之間，作為頂介電層22b。襯材料層22的第三部分22c位于柵極14a的側壁，夾于柵極14a與電荷儲存層24的第二延伸部24c之間，作為襯層22c。留下的間隙壁材料層作為間隙壁26a，位于電荷儲存層24的第一延伸部24b上方以及第二延伸部24c的側壁。
之后進行離子植入，在基底10中形成摻雜區(qū)28、30。摻雜區(qū)28、30中植入的摻質的導電類型相同，且與基底10的導電類型不同。在一實施例中，基底10為P型摻雜；摻雜區(qū)28、30為N型摻雜。另一實施例中，基底10為N型摻雜；摻雜區(qū)28、30為P型摻雜。N型摻雜例如是磷或砷；P型摻雜例如是硼或二氟化硼。摻雜區(qū)28、30可作為記憶體的源極區(qū)或漏極區(qū)。摻雜區(qū)28、30位于柵極14a兩側的基底10中，其中各電荷儲存層24的第一延伸部24b與第二延伸部24c位于所對應的摻雜區(qū)28、30上方。
然后，請參閱圖7所示，在基底10上形成介電層32。介電層32填入相鄰兩個柵極14a之間的空隙且具有平坦的表面，裸露出柵極14a的表面。介電層32的材質例如是氧化硅，形成的方法例如是利用化學氣相沉積法形成介電材料層，之后，再進行平坦化工藝。平坦化工藝例如是回蝕刻工藝或是化學機械研磨工藝(CMP)。
其后，在介電層32上方形成字元線34。字元線34的材質為導體材料，其與柵極14a電性連接。在一實施例中，字元線34延伸的方向與摻雜區(qū)28、30延伸的方向不同，例如是兩者大致垂直。字元線34的形成的方法例如是形成導體材料層之后，進行微影與蝕刻工藝。導體材料例如是摻雜多晶硅、金屬、金屬合金或是其組合。摻雜多晶硅的形成方法例如是利用化學氣相沉積法形成未摻雜多晶硅層后，進行離子植入步驟以形成。摻雜多晶硅的形成方法也可以是利用化學氣相沉積法形成多晶硅層并在臨場進行摻雜。金屬或金屬合金的形成方法例如是濺鍍法或是化學氣相沉積法，或其他合適的方法。
請參閱圖7所示，本發(fā)明實施例的記憶元件包括柵極14a、柵介電層12、兩個電荷儲存層24、摻雜區(qū)28、30以及字元線34。
柵極14a位于基底10上。柵介電層12位于柵極14a與基底10之間。柵介電層12的寬度小于柵極14a，而在柵介電層12兩側，柵極14a下方以及基底10上方各具有空隙20a。
電荷儲存層24與柵介電層12的材質不相同。各電荷儲存層24包括主體部24a、第一延伸部24b與第二延伸部24c。各主體部24a位于空隙20a中。各第一延伸部24b與各主體部24a連接并且突出于柵極14a的側壁。各第二延伸部24c與所對應的第一延伸部24b連接，且向上延伸至柵極14a的側壁。換言之，各第一延伸部24b的邊緣區(qū)域突出于所對應的第二延伸部24c的側壁，其剖面成反T型。主體部24a的長度LI太短將造成編程效率的限制。主體部24a的長度LI愈長，其編程的速度愈快，但第二位元效應影響較大。第一延伸部24b的長度愈長，愈不受柵極的控制，因此，第二位元效應的影響較小，但是，仍可以改善編程的速度。主體部24a的長度LI例如是50埃至150埃；第一延伸部24b的長度L2例如是10埃至75埃。在一實施例中，主體部24a的長度LI與第一延伸部24b的長度L2的比值約為2:1至5:1。主體部24a、第一延伸部24b以及第二延伸部24c的材質相同。
穿隧介電層22a位于電荷儲存層24與基底10之間。頂介電層22b位于柵極14a下方，夾于柵極14a與電荷儲存層24的主體部24a之間。襯層22c位于柵極14a的側壁，夾于柵極14a與電荷儲存層24的第二延伸部24c之間。間隙壁26a位于電荷儲存層24的第一延伸部24b上方以及第二延伸部24c的側壁。在一實施例中，穿隧介電層22a、頂介電層22b、襯層22c以及間隙壁26a的材質與電荷儲存層24的材質不同。
摻雜區(qū)28、30中的摻質的導電類型與基底10的導電類型不同。摻雜區(qū)28、30位于柵極14a兩側的基底10中，且各電荷儲存層24的第一延伸部24b與第二延伸部24c位于所對應的摻雜區(qū)28、30上方。摻雜區(qū)28、30中所植入的摻質的導電類型相同，且與基底10的導電類型不同。
圖8是三種不同的記憶元件進行編程時的編程速度與漏極偏壓的關系圖。
請參閱圖8所示，曲線100為依照本發(fā)明上述圖7實施例的電荷儲存層24(包括主體部24a、第一延伸部24b與第二延伸部24c，反T型)的記憶元件進行編程的結果。曲線200為圖9的現(xiàn)有習知的一種電荷儲存層24僅包括主體部24a的記憶元件進行編程的結果。曲線300為圖10的現(xiàn)有習知的一種電荷儲存層24僅包括第一延伸部24b與第二延伸部24c的L型記憶元件進行編程的結果。由圖8的結果顯示，曲線100，在施加相同的漏極電壓進行編程時，電荷儲存層呈反T型的記憶元件，具有較高的程序化位元啟始電壓變化率(dVt)，即編程的速度較快。綜上所述，本發(fā)明的記憶元件可以提供定位的電荷儲存區(qū)域，以使電荷可以完全定位化儲存，減少第二位元效應，減少編程干擾的行為，并且可以減少短通道效應。此外，本發(fā)明的記憶元件的制造方法，其工藝簡單。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內(nèi)，當可利用上述揭示的方法及技術內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內(nèi)。
權利要求
1.一種記憶元件，其特征在于其包括: 一柵極，位于一基底上； 一柵介電層，位于該柵極與該基底之間，其中在該柵介電層兩側、該柵極下方及該基底上方具有一空隙；以及 二電荷儲存層，各該電荷儲存層包括一主體部、一第一延伸部與一第二延伸部，各該主體部位于各該空隙中，各該第一延伸部與各該主體部連接并且突出于該柵極的側壁，各第二延伸部與所對應的該第一延伸部連接，且向上延伸至該柵極的側壁，其中各該第一延伸部的邊緣區(qū)域突出于所對應的各該第二延伸部的側壁。
2.根據(jù)權利要求1所述的記憶元件，其特征在于還包括二摻雜區(qū)，位于該柵極兩側的該基底中，其中各該電荷儲存層的該第一延伸部與該第二延伸部位于所對應的該摻雜區(qū)上方。
3.根據(jù)權利要求1所述的記憶元件，其特征在于還包括:二襯層，分別位于該柵極與各該電荷儲存層的該第二延伸部之間；以及二間隙壁，位于該第一延伸部上方，分別使該第二延伸部夾于所對應的該襯層與該間隙壁之間。
4.根據(jù)權利要求1所述的記憶元件，其特征在于其中所述的主體部的長度與該第一延伸部的長度的比值為2:1至5:1。
5.一種記憶元件，其特征在于其包括: 一柵極，位于一基底上； 一柵介電層，位于該柵極與該基底之間，其中在該柵介電層兩側、該柵極下方以及該基底上方形成一空隙； 二電荷儲存層，各該電荷儲存層包括一主體部與一延伸部，各該主體部位于各該空隙中，各該延伸部與各該主體部連接并且突出于該柵極的側壁；以及 二襯層，位于該柵極的側壁，且各該電荷儲存層的該延伸部的邊緣區(qū)域突出于該襯層的側壁。
6.根據(jù)權利要求5所述的記憶元件，其特征在于還包括二摻雜區(qū)，位于柵極兩側的該基底中，其中各該電荷儲存層的該延伸部延伸至所對應的該摻雜區(qū)上方。
7.根據(jù)權利要求5所述的記憶元件，其特征在于其中所述的主體部的長度與該延伸部的長度的比值為2:1至5:1。
8.—種記憶元件的制造方法`，其特征在于其包括以下步驟: 在一基底上形成一柵介電層以及位于該柵介電層上的一柵極，其中在該柵介電層兩偵U、該柵極下方以及該基底上方形成一空隙； 形成二電荷儲存層，各該電荷儲存層包括一主體部與一第一延伸部，各該主體部位于各該空隙中，各該第一延伸部與各該主體部連接并且突出于該柵極的側壁；以及 在該柵極兩側的該基底中形成二摻雜區(qū)，各該電荷儲存層的該第一延伸部延伸到所對應的該摻雜區(qū)上方。
9.根據(jù)權利要求8所述的記憶元件的制造方法，其特征在于其中各該電荷儲存層還包括一第二延伸部，各該第二延伸部與該第一延伸部連接，且向上延伸至該柵極的側壁，其中各該第一延伸部的邊緣區(qū)域突出于所對應的各該第二延伸部的側壁。
10.根據(jù)權利要求9所述的記憶元件的制造方法，其特征在于其中各該電荷儲存層的該第一延伸部與該第二延伸部位于所對應的該摻雜區(qū)上方。
11.根據(jù)權利要求8所述的記憶元件的制造方法，其特征在于其中在形成該些電荷儲存層之前，還包括形成一襯材料層，覆蓋該基底的表面、該柵介電層的側壁、該柵極的底部、側壁以及上表面，各該電荷儲存層的該第一延伸部的邊緣區(qū)域突出于位于該柵極側壁的該襯材料層。
12.根據(jù)權利要求11所述的記憶元件的制造方法，其特征在于其中形成該些電荷儲存層的步驟包括: 形成一電荷儲存材料層，覆蓋于該襯材料層上且填滿該空隙； 形成一間隙壁材料層，覆蓋于該電荷儲存材料層上；以及 非等向蝕刻移除該間隙壁材料層、該電荷儲存材料層以及該襯材料層，以裸露出該柵極以及該基底的表面，留下二間隙壁、該些電荷儲存層及二襯層。
13.根據(jù)權利要求8所述的記憶元件的制造方法，其特征在于還包括在該柵極的側壁形成二襯層，其中各該 電荷儲存層的該第一延伸部突出于對應的該襯層的側壁。
全文摘要
本發(fā)明是有關于一種記憶元件及其制造方法。該記憶元件包括柵極、柵介電層及二電荷儲存層。柵極位于基底上。柵介電層位于柵極與基底之間。柵介電層的寬度小于柵極，而在柵介電層兩側、柵極下方及基底上方形成一空隙。各電荷儲存層包括主體部、第一延伸部與第二延伸部。各主體部位于各空隙中。各第一延伸部與各主體部連接并突出于各柵極的側壁。各第二延伸部與所對應的各第一延伸部連接，且向上延伸至柵極側壁，其中第一延伸部的邊緣區(qū)域突出于所對應的第二延伸部的側壁。藉此本發(fā)明可以提供定位的電荷儲存區(qū)域，使電荷可以完全定位化儲存，減少第二位元效應，減少編程干擾行為，并且可以減少短通道效應。本發(fā)明還提供了一種記憶元件的制造方法。
文檔編號H01L29/06GK103137659SQ20111039100
公開日2013年6月5日 申請日期2011年11月25日 優(yōu)先權日2011年11月25日
發(fā)明者顏士貴 申請人:旺宏電子股份有限公司