專利名稱：記憶元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路及其制造方法，特別是涉及一種記憶元件及其制造方法。
背景技術(shù)：
記憶體是用來(lái)儲(chǔ)存資訊或資料的半導(dǎo)體元件。隨著電腦微處理器的功能愈來(lái)愈強(qiáng)，軟件執(zhí)行的程式與操作也隨之增加。因此，對(duì)于高容量記憶體的需求也逐漸增加。在各種記憶體產(chǎn)品中，非揮發(fā)性記憶體允許多次的資料編程、讀取及抹除操作，甚至在記憶體的電源中斷后還能保存儲(chǔ)存于其中的資料。由于這些優(yōu)點(diǎn)，非揮發(fā)性記憶體已成為個(gè)人電腦與電子設(shè)備中廣泛使用的記憶體。熟知的應(yīng)用電荷儲(chǔ)存結(jié)構(gòu)(charge storage structure)的電可編程及抹除(electrically programmable and erasable)非揮發(fā)性記憶體技術(shù),如電子可抹除可編程只讀記憶體(EEPROM)及快閃記憶體(flash記憶體)，已使用于各種現(xiàn)代化應(yīng)用中。快閃記憶體設(shè)計(jì)成具有記憶胞陣列的形式，其可以獨(dú)立地編程與讀取。一般的快閃記憶體記憶胞將電荷儲(chǔ)存于浮置柵。另一種快閃記憶體是使用非導(dǎo)體材料組成電荷捕捉結(jié)構(gòu)(charge-trappingstructure),例如氮化娃，以取代浮置柵的導(dǎo)體材料。當(dāng)電荷捕捉記憶胞被編程時(shí)，電荷被捕捉且不會(huì)移動(dòng)穿過非導(dǎo)體的電荷捕捉結(jié)構(gòu)。在不持續(xù)供應(yīng)電源時(shí)，電荷會(huì)一直保持在電荷捕捉層中，維持其資料狀態(tài)，直到記憶胞被抹除。電荷捕捉記憶胞可以被操做成為二端記憶胞(two-sidedcell)。也就是說(shuō)，由于電荷不會(huì)移動(dòng)穿過非導(dǎo)體電荷捕捉層，因此電荷可位于不同的電荷捕捉處。換言之，電荷捕捉結(jié)構(gòu)型的快閃記憶體元件中，在每一個(gè)記憶胞中可以儲(chǔ)存一個(gè)位元以上的資訊。任一記憶胞可被編程，而在電荷捕捉結(jié)構(gòu)中儲(chǔ)存二個(gè)完全分離的位元(以電荷分別集中靠近源極區(qū)與漏極區(qū)的方式)。記憶胞的編程可利用通道熱電子注入，其在通道區(qū)產(chǎn)生熱電子。熱電子獲得能量而被捕捉至電荷捕捉結(jié)構(gòu)中。將源極端與漏極端施加的偏壓互換，可將電荷捕捉至電荷捕捉結(jié)構(gòu)的任一部分(近源極區(qū)、近漏極區(qū)或二者)。通常，具有電荷捕捉結(jié)構(gòu)的記憶胞可儲(chǔ)存四種不同的位元組合(00、01、10與11)，每一種有對(duì)應(yīng)的啟始電壓。在讀取操作期間，流過記憶胞的電流因記憶胞的啟始電壓而不同。通常，此電流可具有四個(gè)不同的值，其中每一個(gè)對(duì)應(yīng)于不同的啟始電壓。因此，藉由檢測(cè)此電流，可以判定儲(chǔ)存于記憶胞中的位元組合。全部有效的電荷范圍或啟始電壓范圍可以歸類為記憶體操作裕度(memoryoperation window)。換言之,記憶體操作裕度藉由編程位準(zhǔn)(level)與抹除位準(zhǔn)之間的差異來(lái)定義。由于記憶胞操作需要各種狀態(tài)之間的良好位準(zhǔn)分離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂「第二位元效應(yīng)」而降低。在第二位元效應(yīng)下，在電荷捕捉結(jié)構(gòu)中定域化的電荷彼此互相影響。例如，在反向讀取期間，施加讀取偏壓至漏極端且檢測(cè)到儲(chǔ)存在靠近源極區(qū)的電荷(即第一位元)。然而，之后靠近漏極區(qū)的位元(即第二位元)產(chǎn)生讀取靠近源極區(qū)的第一位元的電位障。此能障可藉由施加適當(dāng)?shù)钠珘簛?lái)克服，使用漏極感應(yīng)能障降低(DIBL)效應(yīng)來(lái)抑制靠近漏極區(qū)的第二位元的效應(yīng)，且允許檢測(cè)第一位元的儲(chǔ)存狀態(tài)。然而，當(dāng)靠近漏極區(qū)的第二位元被編程至高啟始電壓狀態(tài)且靠近源極區(qū)的第一位元在未編程狀態(tài)時(shí)，第二位元實(shí)質(zhì)上提高了能障。因此，隨著關(guān)于第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服第二位元產(chǎn)生的電位障。因此，由于第二位元的啟始電壓增加，第一位元的啟始電壓提高，因而降低了記憶體操作裕度。第二位元效應(yīng)減少了二位元記憶體的操作裕度。因此，亟需一種可以抑制記憶體元件中的第二位元效應(yīng)的方法與元件。另一方面，目前已知的一種非揮發(fā)性記憶體，其形成方法是先形成全面性覆蓋的導(dǎo)體層，之后進(jìn)行微影與第一次蝕刻工藝，以形成與埋入式摻雜區(qū)平行的條狀導(dǎo)體層，再在其間基底中形成位元線，然后在其間填入介電層。字元線形成后進(jìn)行第二次蝕刻工藝，移除未被字元線覆蓋的條狀導(dǎo)體層，留在字元線下的導(dǎo)體層即為柵極。然而，請(qǐng)參閱圖12及圖13所示，圖12是現(xiàn)有習(xí)知的一種半導(dǎo)體元件在進(jìn)行蝕刻的過程中，導(dǎo)體層發(fā)生階梯殘留(stringer)的俯視圖。圖13是圖12的半導(dǎo)體元件沿剖面線1-1剖面的示意圖。由于各條狀導(dǎo)體層通常具有上窄下寬的形狀以便介電層填入其間，所以在進(jìn)行條狀導(dǎo)體層的蝕刻工藝時(shí)，位元線100上方的介電層150側(cè)壁上的導(dǎo)體層不易去除，而發(fā)生階梯殘留(stringer) 200，導(dǎo)致相鄰的兩條字元線300其下方的柵極通過此階梯殘留200而發(fā)生短路。由此可見，上述現(xiàn)有的記憶元件及其制造方法在產(chǎn)品結(jié)構(gòu)、制造方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決上述存在的問題，相關(guān)廠商莫不費(fèi)盡心思來(lái)謀求解決之道，但長(zhǎng)久以來(lái)一直未見適用的設(shè)計(jì)被發(fā)展完成，而一般產(chǎn)品及方法又沒有適切的結(jié)構(gòu)及方法能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。因此如何能創(chuàng)設(shè)一種新的記憶元件及其制造方法，實(shí)屬當(dāng)前重要研發(fā)課題之一，亦成為當(dāng)前業(yè)界極需改進(jìn)的目標(biāo)。

發(fā)明內(nèi)容
本發(fā)明的目的在于，克服現(xiàn)有的記憶元件存在的缺陷，而提供一種新的記憶元件，所要解決的技術(shù)問題是使其可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，減少第二位元效應(yīng)，減少編程干擾的行為，并且可以減少短通道效應(yīng)，非常適于實(shí)用。本發(fā)明的另一目的在于，克服現(xiàn)有的記憶元件的制造方法存在的缺陷，而提供一種新的記憶元件的制造方法，所要解決的技術(shù)問題是使其可以避免導(dǎo)體層在蝕刻過程中發(fā)生階梯殘留(stringer)所造成的短路問題，從而更加適于實(shí)用。本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來(lái)實(shí)現(xiàn)的。依據(jù)本發(fā)明提出的一種記憶元件，其包括穿隧介電層、柵極、至少一電荷儲(chǔ)存層、二摻雜區(qū)以及字元線。穿隧介電層位于基底上。柵極位于穿隧介電層上。電荷儲(chǔ)存層位于柵極與穿隧介電層之間。摻雜區(qū)位于柵極兩側(cè)的基底中。字元線位于柵極上而與之電性連接，且其厚度大于柵極的厚度。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的記憶元件，其中所述的字元線的厚度與柵極厚度的比值為5/1至10/1。前述的記憶元件，其中所述的柵極的厚度為100埃至300埃。
前述的記憶元件，還包括柵介電層位于該柵極與該基底之間，且在該柵介電層兩偵U、該柵極下方及該基底上方各具有一空隙，該電荷儲(chǔ)存層位于此間隙中。本發(fā)明的目的及解決其技術(shù)問題還采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件的制造方法，包括在基底上形成柵介電層，并在柵介電層上形成導(dǎo)體層。柵介電層兩側(cè)、該導(dǎo)體層下方以及該基底上方形成凹槽。之后，形成襯材料層，覆蓋基底的表面、柵介電層的側(cè)壁、導(dǎo)體層的底部、側(cè)壁以及上表面。襯材料層未填滿該凹槽，而在導(dǎo)體層的下方形成空隙。其后，在襯材料層的表面上以及空隙之中分別形成電荷儲(chǔ)存材料層。接著，進(jìn)行轉(zhuǎn)化工藝，使空隙外的電荷儲(chǔ)存材料層轉(zhuǎn)變?yōu)殚g隙壁材料層，留在空隙之中的各電荷儲(chǔ)存材料層做為電荷儲(chǔ)存層，其凸出于導(dǎo)體層的側(cè)壁。之后，移除導(dǎo)體層上方以及基底上的間隙壁材料層以及襯材料層，以在導(dǎo)體層的側(cè)壁形成間隙壁與襯層。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的記憶元件的制造方法，其中所述的轉(zhuǎn)化工藝包括熱氧化工藝。前述的記憶元件的制造方法，其中移除上述柵極上方以及基底上的間隙壁材料層以及襯材料層的法包括非等向性蝕刻工藝。本發(fā)明的目的及解決其技術(shù)問題另外再采用以下技術(shù)方案來(lái)實(shí)現(xiàn)。依據(jù)本發(fā)明提出的一種記憶元件的制造方法，包括在基底上形成金屬氧化物半導(dǎo)體結(jié)構(gòu)，此結(jié)構(gòu)包括穿隧介電層、電荷儲(chǔ)存層以及導(dǎo)體層，其中電荷儲(chǔ)存層位于穿隧介電層與導(dǎo)體層之間。接著，在金屬氧化物半導(dǎo)體結(jié)構(gòu)周圍形成介電層，此介電層與該金屬氧化物半導(dǎo)體結(jié)構(gòu)具有平坦表面。之后，進(jìn)行平坦化工藝，移除部分導(dǎo)體層及介電層，以減少導(dǎo)體層的厚度。之后在導(dǎo)體層上形成一字元線，再移除未被字元線覆蓋的導(dǎo)體層，以形成一柵極，此柵極與字元線電性連接。本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實(shí)現(xiàn)。前述的記憶元件的制造方法，其中所述的字元線的厚度與上述柵極的厚度的比值為 5/1 至 10/1。前述的記憶元件的制造方法，其中移除部分該導(dǎo)體層以及該介電層的方法包括非等向性蝕刻工藝。本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。借由上述技術(shù)方案，本發(fā)明記憶元件及其制造方法至少具有下列優(yōu)點(diǎn)及有益效果:本發(fā)明的記憶元件的制造方法可以通過簡(jiǎn)單的工藝，來(lái)避免條狀導(dǎo)體層在蝕刻的過程中發(fā)生階梯殘留(Stringer)所造成的短路問題。而且，本發(fā)明所制造的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，得到較佳的第二位元，減少編程干擾的行為，并且可以減少短通道效應(yīng)。綜上所述,本發(fā)明是有關(guān)于一種記憶元件及其制造方法。該記憶元件包括穿隧介電層、柵極、至少一電荷儲(chǔ)存層、二摻雜區(qū)以及字元線。穿隧介電層位于基底上。柵極位于穿隧介電層上。電荷儲(chǔ)存層位于柵極與穿隧介電層之間。摻雜區(qū)位于柵極兩側(cè)的基底中。字元線位于柵極上，與柵極電性連接，且字元線的厚度大于柵極的厚度。本發(fā)明還提供了一種記憶元件的制造方法用于制造上述的記憶體元件。本發(fā)明的記憶元件的制造方法可以通過簡(jiǎn)單的工藝來(lái)避免條狀導(dǎo)體層在蝕刻的過程中發(fā)生階梯殘留所造成的短路問題。而本發(fā)明所制造的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，得到較佳的第二位元，減少編程干擾的行為，并且可以減少短通道效應(yīng)。本發(fā)明在技術(shù)上有顯著的進(jìn)步，并具有明顯的積極效果，誠(chéng)為一新穎、進(jìn)步、實(shí)用的新設(shè)計(jì)。上述說(shuō)明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說(shuō)明書的內(nèi)容予以實(shí)施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能夠更明顯易懂，以下特舉較佳實(shí)施例，并配合附圖，詳細(xì)說(shuō)明如下。


圖1至圖8是依照本發(fā)明實(shí)施例的一種記憶元件的制造方法的剖面示意圖。圖9是依照本發(fā)明實(shí)施例的一種記憶元件的制造方法對(duì)應(yīng)于圖8的另一個(gè)剖面示意圖。圖10是圖8與圖9的記憶元件的俯視圖，其中圖8與圖9分別是沿剖面線I1-1I與II1-1II剖面的示意圖。圖11是本發(fā)明柵極下方僅具有一個(gè)儲(chǔ)存區(qū)域的記憶元件的剖面示意圖。

圖12是現(xiàn)有習(xí)知的一種半導(dǎo)體元件在進(jìn)行蝕刻的過程中，導(dǎo)體層發(fā)生階梯殘留(stringer)的俯視圖。圖13是圖12的半導(dǎo)體元件沿剖面線1-1剖面的示意圖。10:基底12:柵介電層14、14a、14b:導(dǎo)體層14c、114c:柵極16:圖案化的硬罩幕層17、117:金屬氧化物半導(dǎo)體結(jié)構(gòu)18:圖案化的罩幕層20:凹槽20a:空隙22:襯材料層22a、122a:第一部分/穿隧介電層22b、122b:第二部分/頂介電層22c:第三部分/襯層24:電荷儲(chǔ)存材料層24a、124:電荷儲(chǔ)存層26:間隙壁材料層26a:間隙壁28、30、128、130:摻雜區(qū)32、32a、132a、150:介電層34、134、300:字元線100:位元線200:階梯殘留(stringer)
具體實(shí)施例方式為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實(shí)施例，對(duì)依據(jù)本發(fā)明提出的記憶元件及其制造方法其具體實(shí)施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說(shuō)明如后。有關(guān)本發(fā)明的前述及其他技術(shù)內(nèi)容、特點(diǎn)及功效，在以下配合參考圖式的較佳實(shí)施例的詳細(xì)說(shuō)明中將可清楚呈現(xiàn)。通過具體實(shí)施方式
的說(shuō)明，應(yīng)當(dāng)可對(duì)本發(fā)明為達(dá)成預(yù)定目的所采取的技術(shù)手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說(shuō)明之用，并非用來(lái)對(duì)本發(fā)明加以限制。圖1至圖8是依照本發(fā)明實(shí)施例的一種記憶元件的制造方法的剖面示意圖。圖9是依照本發(fā)明實(shí)施例的一種記憶元件的制造方法對(duì)應(yīng)于圖8的另一個(gè)剖面示意圖。圖10是圖8與圖9的記憶元件的俯視圖，其中圖8與圖9分別是沿剖面線I1-1I與II1-1II剖面的示意圖。
請(qǐng)參閱圖1所示，本發(fā)明的記憶元件的制造方法，是在基底10上形成柵介電層12，接著，在柵介電層12上形成毯覆式導(dǎo)體層14?；?0的材質(zhì)例如是半導(dǎo)體，例如是硅，或者絕緣層上有硅(SOI)。基底10的材料也可以是其他的化合物半導(dǎo)體。柵介電層12的材質(zhì)例如是氧化硅，或其他適合用來(lái)制作柵介電層的材料。柵介電層12的形成方法例如是熱氧化法，或是化學(xué)氣相沉積法，或者其他合適的方法。導(dǎo)體層14的材質(zhì)例如是摻雜多晶硅。導(dǎo)體層14的形成方法例如是利用化學(xué)氣相沉積法形成未摻雜多晶硅層后，進(jìn)行離子植入步驟以形成。導(dǎo)體層14的形成方法也可以是利用化學(xué)氣相沉積法形成多晶硅層并在臨場(chǎng)進(jìn)行摻雜。之后，在導(dǎo)體層14上形成圖案化的硬罩幕層16以及圖案化的罩幕層18。圖案化的硬罩幕層16的材質(zhì)例如是APF，形成的方法例如是化學(xué)氣相沉積法。圖案化的罩幕層18的材質(zhì)例如是光阻。罩幕層18的圖案可以經(jīng)由曝光與顯影的方式形成。硬罩幕層16的圖案則可以通過蝕刻工藝將罩幕層18的圖案向下轉(zhuǎn)移而成。之后，請(qǐng)參閱圖2所示，以罩幕層18與硬罩幕層16為罩幕，基底10為蝕刻終止層，進(jìn)行蝕刻工藝，以將導(dǎo)體層14圖案化為導(dǎo)體層14a，并繼續(xù)圖案化柵介電層12，形成金屬氧化物半導(dǎo)體結(jié)構(gòu)17。所采用的蝕刻工藝?yán)缡欠堑认蛐晕g刻工藝。非等向性蝕刻工藝?yán)缡堑入x子體蝕刻工藝。之后，將圖案化的罩幕層18及硬罩幕層16移除。本實(shí)施例中導(dǎo)體層14a成條狀，其延伸方向與后續(xù)形成的摻雜區(qū)28和30的延伸方向?qū)嵸|(zhì)上平行。其后，請(qǐng)參閱圖3所示，對(duì)柵介電層12進(jìn)行等向性蝕刻工藝以移除部分的柵介電層12,即在導(dǎo)體層14a下方產(chǎn)生底切而形成凹槽20,作為定位儲(chǔ)存空間(local storagespace)。之后，請(qǐng)參閱圖4所示,形成襯材料層22，覆蓋導(dǎo)體層14a的上表面、側(cè)壁與底部、柵介電層12的側(cè)壁以及基底10的表面。在一實(shí)施例中，襯材料層22共形覆蓋導(dǎo)體層14a的上表面、側(cè)壁與底部、柵介電層12的側(cè)壁以及基底10的表面。襯材料層22填入于圖3所示的凹槽20之中，但未填滿凹槽20，而留有空隙20a。襯材料層22的材質(zhì)例如是氧化硅，形成的方法例如是熱氧化法、臨場(chǎng)蒸氣產(chǎn)生(ISSG)氧化法、化學(xué)氣相沉積法(CVD)、原子層沉積法(ALD)或爐管氧化法。之后，形成電荷儲(chǔ)存材料層24，覆蓋導(dǎo)體層14a的上表面、側(cè)壁及基底10上方的襯材料層22的表面并且填入空隙20a中。電荷儲(chǔ)存材料層24的材質(zhì)例如是氮化硅或摻雜多晶硅。氮化硅的形成方法例如是爐管氮化法、化學(xué)氣相沉積法或原子層沉積法。摻雜多晶硅的形成方法例如是利用化學(xué)氣相沉積法形成摻雜多晶硅層并臨場(chǎng)進(jìn)行摻雜。其后，請(qǐng)參閱圖5所示，進(jìn)行轉(zhuǎn)變工藝，將空隙20a以外的電荷儲(chǔ)存材料層24轉(zhuǎn)變?yōu)殚g隙壁材料層26，僅留下位于空隙20a中的電荷儲(chǔ)存材料層24，其為電荷儲(chǔ)存層24a。轉(zhuǎn)變工藝可以是任何可以使得實(shí)施此工藝之后所形成的間隙壁材料層26的材料與電荷儲(chǔ)存材料層24的材料不同的工藝。在一實(shí)施例中，電荷儲(chǔ)存材料層24的材料為氮化硅，轉(zhuǎn)變工藝?yán)缡菬嵫趸に?，所形成的間隙壁材料層26的材料例如是氧化硅。其后，請(qǐng)參閱圖6所示，非等向性蝕刻間隙壁材料層26及襯材料層22，形成間隙壁26a，裸露出導(dǎo)體層14a及基底10的表面。電荷儲(chǔ)存層24a位于空隙20a之中，其突出于導(dǎo)體層14a的側(cè)壁。留下的襯材料層22包括三部分22a、22b、22c。襯材料層22的第一部分22a位于電荷儲(chǔ)存層24a與基底10之間，作為穿隧介電層22a。第二部分22b位于導(dǎo)體層14a下方，夾于導(dǎo)體層14a與電荷儲(chǔ)存層24a之間，作為頂介電層22b。第三部分22c位于導(dǎo)體層14a的側(cè)壁，夾于導(dǎo)體層14a與間隙壁26a之間，作為襯層22c。間隙壁26a位于導(dǎo)體層14a、襯層22c以及電荷儲(chǔ)存層24a的側(cè)壁。之后，進(jìn)行離子植入，在基底10中形成摻雜區(qū)28與30。摻雜區(qū)28與30中植入的摻質(zhì)的導(dǎo)電類型相同，且與基底10的導(dǎo)電類型不同。在一實(shí)施例中，基底10為P型摻雜；摻雜區(qū)28、30為N型摻雜。在另一實(shí)施例中，基底10為N型摻雜；摻雜區(qū)28、30為P型摻雜。N型摻質(zhì)例如是磷或砷#型摻質(zhì)例如是硼或二氟化硼。摻雜區(qū)28、30可作為記憶體的源極區(qū)或漏極區(qū)。摻雜區(qū)28、30位于導(dǎo)體層14a兩側(cè)的基底10中，且各電荷儲(chǔ)存層24a的一部分位于所對(duì)應(yīng)的摻雜區(qū)28或30的上方。然后，在基底10上形成介電層32。介電層32填入相鄰兩個(gè)導(dǎo)體層14a之間的空隙且具有平坦的表面，裸露出導(dǎo)體層14a的表面。介電層32的材質(zhì)例如是氧化硅，形成的方法例如是利用化學(xué)氣相沉積法形成介電材料層，之后，再進(jìn)行平坦化工藝。平坦化工藝?yán)缡腔匚g刻工藝或是化學(xué)機(jī)械研磨工藝(CMP)。其后，請(qǐng)參閱圖7所示，進(jìn)行削薄工藝，移除部分的導(dǎo)體層14a、介電層32、襯層22c及間隙壁26a，以形成厚度較薄的導(dǎo)體層14b、介電層32a、襯層22c’以及間隙壁26a。此步驟的平坦化工藝可以通過對(duì)于導(dǎo)體層14a以及介電層32之間具有低蝕刻選擇性的非等向性蝕刻工藝來(lái)實(shí)施。此外，在一實(shí)施例中，所形成的導(dǎo)體層14b的厚度小于等于300埃，例如是100至300埃。圖10是本發(fā)明實(shí)施例的一種記憶元件的俯視圖。圖8和圖9是圖10所示結(jié)構(gòu)沿剖面線I1-1I和II1-1II剖面的示意圖。之后，請(qǐng)參閱圖8與圖10所示，在介電層32a上方形成字元線34。在一實(shí)施例中，字元線34延伸的方向與摻雜區(qū)28、30延伸的方向不同，例如是兩者大致呈垂直。字元線34的形成的方法例如是先形成毯覆式的導(dǎo)體材料層，之后，進(jìn)行微影與蝕刻工藝。字元線34的材質(zhì)為導(dǎo)體材料，例如摻雜多晶硅、金屬、金屬合金或是其組合。摻雜多晶硅的形成方法例如是利用化學(xué)氣相沉積法形成未摻雜多晶硅層后，進(jìn)行離子植入步驟以形成。摻雜多晶硅的形成方法也可以是利用化學(xué)氣相沉積法形成摻雜多晶硅層并在臨場(chǎng)進(jìn)行摻雜。金屬或金屬合金的形成方法例如是濺鍍法或是化學(xué)氣相沉積法，或者其他合適的方法。在蝕刻形成字元線34之后，可在相同的反應(yīng)腔室或在不同的反應(yīng)腔室中，移除未被字元線34覆蓋的導(dǎo)體層14b，使導(dǎo)體層14b再次圖案化形成柵極14c，如圖8、圖10所示。字元線34與柵極14c電性連接，且相鄰的兩條字元線34之間露出介電層32a、柵介電層12及襯材料層22’，如圖9、圖10所示。由于導(dǎo)體層14b的厚度很薄，因此，未被字元線34覆蓋的導(dǎo)體層14b可輕易移除，避免導(dǎo)體層14b殘留所衍生的短路問題。字元線34的厚度大于柵極14c的厚度。在一實(shí)施例中，字元線34的厚度與柵極14c的厚度的比值約為5/1至10/1。請(qǐng)參閱圖8、圖9與圖10所示,本發(fā)明實(shí)施例的記憶元件包括柵極14c、柵介電層
12、襯材料層22’、兩個(gè)電荷儲(chǔ)存層24a、摻雜區(qū)28、30以及字元線34。柵極14c位于基底10上。柵介電層12位于柵極14c與基底10之間。柵介電層12的寬度小于柵極14c，而在柵介電層12兩側(cè)，柵極14c下方以及基底10上方各具有空隙20a。
電荷儲(chǔ)存層24a與柵介電層12的材質(zhì)不相同。各電荷儲(chǔ)存層24a突出于柵極14c的側(cè)壁。襯材料層22’包括穿隧介電層22a、頂介電層22b及襯層22c’。穿隧介電層22a位于電荷儲(chǔ)存層24a與基底10之間。頂介電層22b位于柵極14c下方,夾于柵極14c與電荷儲(chǔ)存層24a之間。襯層22c’位于柵極14c的側(cè)壁，夾于柵極14c與間隙壁26a之間。間隙壁26a位于襯層22c’與電荷儲(chǔ)存層24a的側(cè)壁。在一實(shí)施例中，穿隧介電層22a、頂介電層22b、襯層22c’以及間隙壁26a的材質(zhì)與電荷儲(chǔ)存層24a的材質(zhì)不同。摻雜區(qū)28、30中的摻質(zhì)的導(dǎo)電類型與基底10的導(dǎo)電類型不同。摻雜區(qū)28、30位于柵極14c兩側(cè)的基底10中，且摻雜區(qū)28、30的一部分延伸至各電荷儲(chǔ)存層24a的下方。摻雜區(qū)28、30中所植入的摻質(zhì)的導(dǎo)電類型相同，且與基底10的導(dǎo)電類型不同。字元線34電性連接?xùn)艠O14c，字元線34的厚度大于柵極14c的厚度。在一實(shí)施例中，字元線34的厚度與柵極14c的厚度的比值約為5/1至10/1。上述的實(shí)施例是以柵極下方具有兩個(gè)電荷儲(chǔ)存區(qū)域?yàn)槔齺?lái)說(shuō)明，然而，本發(fā)明并不以此為限。本發(fā)明將用來(lái)制作柵極的導(dǎo)體層部分移除，使所形成的柵極的厚度減少也例如可以應(yīng)用于柵極下方僅具有單一個(gè)儲(chǔ)存區(qū)域的情況，如圖11所示。請(qǐng)參閱圖11所示，是本發(fā)明柵極下方僅具有一個(gè)儲(chǔ)存區(qū)域的記憶元件的剖面示意圖。本發(fā)明另一實(shí)施例的記憶元件包括柵極114c、穿隧介電層122a、頂介電層122b、電荷儲(chǔ)存層124、摻雜區(qū)128、130及字元線134。柵極114c、穿隧介電層122a、頂介電層122b、電荷儲(chǔ)存層124、摻雜區(qū)128、130以及字元線134的材料可與上述實(shí)施例的柵極14c、穿隧介電層22a、頂介電層22b、電荷儲(chǔ)存層24a、慘雜區(qū)28、30以及子兀線34相問。圖11的記憶元件的制造方法可以先形成穿隧介電層122a、電荷儲(chǔ)存層124、頂介電層122b及導(dǎo)體層(制造柵極114c用)構(gòu)成的金屬氧化物半導(dǎo)體結(jié)構(gòu)117，經(jīng)非等向性蝕刻工藝圖案化成條狀后，進(jìn)行離子植入，在基底110中形成摻雜區(qū)128與130。然后，如上述般形成介電層132a、進(jìn)行削薄工藝，并形成字元線134。之后，移除未被字元線134覆蓋的上述導(dǎo)體層，留下的導(dǎo)體層則作為柵極114c。綜上所述，本發(fā)明的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，減少第二位元效應(yīng)，減少編程干擾的行為，并且可以減少短通道效應(yīng)。此外，本發(fā)明的記憶元件的制造方法，透過削薄柵極前身的條狀導(dǎo)體層的厚度，可以大幅降低條狀導(dǎo)體層在蝕刻的過程中發(fā)生階梯殘留的機(jī)率，即使是在條狀導(dǎo)體層具有傾斜側(cè)壁的情形下，因此可以有效避免短路問題。以上所述，僅是本發(fā)明的較佳實(shí)施例而已，并非對(duì)本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實(shí)施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動(dòng)或修飾為等同變化的等效實(shí)施例，但凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對(duì)以上實(shí)施例所作的任何簡(jiǎn)單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種記憶元件，其特征在于其包括: 一穿隧介電層，位于一基底上； 一柵極，位于該穿隧介電層上； 至少一電荷儲(chǔ)存層，位于該柵極與該穿隧介電層之間； 二摻雜區(qū)，位于該柵極兩側(cè)的該基底中；以及 一字元線，位于該柵極上，與該柵極電性連接，且該字元線的厚度大于該柵極的厚度。
2.根據(jù)權(quán)利要求1所述的記憶元件，其特征在于其中所述的字元線的厚度與該柵極厚度的比值為5/1至10/1。
3.根據(jù)權(quán)利要求2所述的記憶元件，其特征在于其中所述的柵極的厚度為100埃至300 埃。
4.根據(jù)權(quán)利要求1所述的記憶元件，其特征在于還包括: 一柵介電層，位于該柵極與該基底之間，且在該柵介電層兩側(cè)、該柵極下方及該基底上方各具有一空隙； 該電荷儲(chǔ)存層位于該些間隙中。
5.一種記憶元件的制造方法，其特征在于其包括以下步驟: 在一基底上形成一柵介電層，并在該柵介電層上形成一導(dǎo)體層，其中在該柵介電層兩偵U、該導(dǎo)體層下方以及該基底上方形成一凹槽； 形成一襯材料層，覆蓋該基底的表面、該柵介電層的側(cè)壁、該導(dǎo)體層的底部、側(cè)壁以及上表面，該襯材料層未填滿該凹槽，而在該導(dǎo)體層下方形成一空隙； 在該襯材料層的表面上以及該些空隙之中分別形成一電荷儲(chǔ)存材料層； 進(jìn)行一轉(zhuǎn)化工藝程，使該些空隙外的該電荷儲(chǔ)存材料層轉(zhuǎn)變?yōu)橐婚g隙壁材料層，留在該些空隙之中的各該電荷儲(chǔ)存材料層為一電荷儲(chǔ)存層，其凸出于該導(dǎo)體層的側(cè)壁；以及移除該導(dǎo)體層上方以及該基底上的該間隙壁材料層以及該襯材料層，以在該導(dǎo)體層的側(cè)壁形成一間隙壁與一襯層。
6.根據(jù)權(quán)利要求5所述的記憶元件及其制造方法，其特征在于其中所述的轉(zhuǎn)化工藝包括熱氧化工藝。
7.根據(jù)權(quán)利要求5所述的記憶元件及其制造方法，其特征在于其中移除該柵極上方以及該基底上的該間隙壁材料層以及該襯材料層的法包括非等向性蝕刻工藝。
8.—種記憶元件的制造方法，其特征在于其包括以下步驟: 在一基底上形成一金屬氧化物半導(dǎo)體結(jié)構(gòu)，此結(jié)構(gòu)包括一穿隧介電層、一電荷儲(chǔ)存層以及一導(dǎo)體層，其中該電荷儲(chǔ)存層位于該穿隧介電層與該導(dǎo)體層之間； 在該金屬氧化物半導(dǎo)體結(jié)構(gòu)周圍形成一介電層，該介電層與該金屬氧化物半導(dǎo)體結(jié)構(gòu)具有平坦表面； 移除部分該導(dǎo)體層以及該介電層，以減少該導(dǎo)體層的厚度； 在該導(dǎo)體層上形成一字元線；以及 移除未被該字元線覆蓋的該導(dǎo)體層，以形成一柵極。
9.根據(jù)權(quán)利要求8所述的記憶元件的制造方法，其特征在于其中所述的字元線的厚度與該柵極的厚度的比值為5/1至10/1。
10.根據(jù)權(quán)利要求8所述的記憶元件的制造方法，其特征在于其中移除部分該導(dǎo)體層以及該介電層的方法包括非等向性`蝕刻工藝。
全文摘要
本發(fā)明是有關(guān)于一種記憶元件及其制造方法。該記憶元件包括穿隧介電層、柵極、至少一電荷儲(chǔ)存層、二摻雜區(qū)以及字元線。穿隧介電層位于基底上。柵極位于穿隧介電層上。電荷儲(chǔ)存層位于柵極與穿隧介電層之間。摻雜區(qū)位于柵極兩側(cè)的基底中。字元線位于柵極上，與柵極電性連接，且字元線的厚度大于柵極的厚度。本發(fā)明還提供了一種記憶元件的制造方法用于制造上述的記憶體元件。本發(fā)明的記憶元件的制造方法可以通過簡(jiǎn)單的工藝來(lái)避免條狀導(dǎo)體層在蝕刻的過程中發(fā)生階梯殘留所造成的短路問題。而本發(fā)明所制造的記憶元件可以提供定位的電荷儲(chǔ)存區(qū)域，以使電荷可以完全定位化儲(chǔ)存，得到較佳的第二位元，減少編程干擾的行為，并且可以減少短通道效應(yīng)。
文檔編號(hào)H01L29/792GK103137627SQ20111039096
公開日2013年6月5日 申請(qǐng)日期2011年11月25日 優(yōu)先權(quán)日2011年11月25日
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