專利名稱：半導(dǎo)體器件及制造半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明于此公開的實(shí)施例涉及一種半導(dǎo)體器件及一種制造半導(dǎo)體器件的方法。
背景技術(shù)：
隨著半導(dǎo)體器件的小型化與高集成化，因溝道雜質(zhì)的統(tǒng)計波動(statistical fluctuation)而引起的晶體管的閾值電壓的波動變得非常顯著。閾值電壓是決定晶體管性能的重要參數(shù)之一，為了制造高性能及高可靠性的半導(dǎo)體器件，降低因雜質(zhì)的統(tǒng)計波動而引起的閾值電壓的波動是很重要的。作為降低因統(tǒng)計波動而引起的閾值電壓波動的一種技術(shù)，在具有陡峭的(ste印) 雜質(zhì)濃度分布的高摻雜溝道雜質(zhì)層上形成非摻雜外延硅層的技術(shù)被提出。下述是相關(guān)實(shí)例U.S.專利 No. 6，482，714 ;U. S.專利公布 No. 2009/0108350 ； A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0. 1- μ m MOSFET' s with Epitaxial and δ -doped Channels，，，IEEE Transactions on Electron Devices, vol. 46, No. 8. p. 1718,1999 ；Woo-Hyeong Lee,"M0S Device Structure Development for ULSI :Low Power/High Speed Operation，，，Microelectron. Reliab.，Vol. 37，No. 9，pp. 1309-1314，1997 ；以及 A. Hokazono 等人，‘Ste印 Channel Profiles in n/pMOS Controlled by Boron-Doped Si :C Layers for Continual Bulk-CMOS Scaling”， IEDM09-673。用于在半導(dǎo)體器件制造過程中結(jié)合上述提到的技術(shù)的方法還沒有具體地提出來。 尤其是，由于在制造過程中采用上述技術(shù)而將會發(fā)生的新的問題以及這些問題的解決手段還沒有被具體地研究。

發(fā)明內(nèi)容
因此，在實(shí)施例的一個方案中本發(fā)明的目的在于提供一種半導(dǎo)體器件及一種制造半導(dǎo)體器件的方法，其能夠通過價格低廉的工藝過程實(shí)現(xiàn)高性能及高可靠性。根據(jù)實(shí)施例的一個方案，提供了一種制造半導(dǎo)體器件的方法，其包括如下步驟在半導(dǎo)體襯底的第一區(qū)域和第二區(qū)域中離子注入第一導(dǎo)電類型的第一雜質(zhì)；激活 (activate)所述第一雜質(zhì)，以在所述第一區(qū)域和所述第二區(qū)域中形成第一雜質(zhì)層；在形成有所述第一雜質(zhì)層的所述半導(dǎo)體襯底上方外延生長半導(dǎo)體層；在所述半導(dǎo)體層上方形成暴露出所述第一區(qū)域且覆蓋所述第二區(qū)域的掩模；利用所述掩模，部分地除去所述第一區(qū)域中的所述半導(dǎo)體層；在所述掩模被除去之后，在所述半導(dǎo)體層上方形成第一柵極絕緣膜； 以及在所述第一區(qū)域中的所述第一柵極絕緣膜上方形成第一柵極電極，并且在所述第二區(qū)域中的所述第一柵極絕緣膜上方形成第二柵極電極。根據(jù)實(shí)施例的另一個方案，提供了一種半導(dǎo)體器件，其包括第一晶體管及第二晶體管，所述第一晶體管包括第一導(dǎo)電類型的第一雜質(zhì)層，形成在半導(dǎo)體襯底的第一區(qū)域中；第一外延半導(dǎo)體層，形成在所述第一雜質(zhì)層上方；第一柵極絕緣膜，形成在所述第一外延半導(dǎo)體層上方；第一柵極電極，形成在所述第一柵極絕緣膜上方；以及第二導(dǎo)電類型的第一源極區(qū)/漏極區(qū)，形成在所述第一區(qū)域內(nèi)的所述第一外延半導(dǎo)體層中和所述半導(dǎo)體襯底中；以及所述第二晶體管包括第一導(dǎo)電類型的第二雜質(zhì)層，形成在所述半導(dǎo)體襯底的第二區(qū)域中；第二外延半導(dǎo)體層，形成在所述第二雜質(zhì)層上方，并且比所述第一外延半導(dǎo)體層?。坏诙艠O絕緣膜，形成在所述第二外延半導(dǎo)體層上方；第二柵極電極，形成在所述第二柵極絕緣膜上方；以及第二導(dǎo)電類型的第二源極區(qū)/漏極區(qū)，形成在所述第二區(qū)域內(nèi)的所述第二外延半導(dǎo)體層中和所述半導(dǎo)體襯底中。


圖1和圖2是示出根據(jù)一實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的概略剖視圖；圖3至圖20是示出根據(jù)該實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖；圖21A至圖21D是示出根據(jù)第一參考實(shí)例的半導(dǎo)體器件的制造方法的剖視圖；圖22A至圖22B、圖23A至圖2!3B和圖24A至圖24B是示出根據(jù)第二參考實(shí)例的半導(dǎo)體器件的制造方法的剖視圖；以及圖25A至圖25B、圖^A至圖^B、圖27A至圖27B、圖^A至圖^B、圖^A至圖 29B和圖30是示出根據(jù)第三參考實(shí)例的半導(dǎo)體器件的制造方法的剖視圖。
具體實(shí)施例方式[實(shí)施例]將參照圖1至圖20來描述根據(jù)一實(shí)施例的半導(dǎo)體器件及制造半導(dǎo)體器件的方法。圖1和圖2是示出根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的概略剖視圖。圖3-圖20 是示出根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法的剖視圖。首先，將參照圖1與圖2來描述根據(jù)本實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)。在硅襯底10上方，形成低閾值電壓/低壓NMOS晶體管(LVt LV NM0S)和低閾值電壓/低壓PMOS晶體管(LVt LV PMOQ。這些低閾值電壓/低壓晶體管是具有運(yùn)行于低壓的低閾值電壓的晶體管，并且用于需要高速運(yùn)行的電路單元中。在硅襯底10上方，形成高閾值電壓/低壓NMOS晶體管(HVt LV NM0S)和高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)。這些高閾值電壓/低壓晶體管是具有運(yùn)行于低壓的高閾值電壓的晶體管，并且用于需要較低漏電流的電路單元中。在硅襯底10上方，形成高壓NMOS晶體管(HV NM0S)和高壓PMOS晶體管(HV PM0S)。這些高壓晶體管用于施加高壓的電路單元中(如3.3VI/0)。高閾值電壓/低壓匪OS晶體管(HVt LV匪OS)在硅襯底10的高閾值電壓/低壓 NMOS晶體管形成區(qū)域16H內(nèi)形成。在高閾值電壓/低壓NMOS晶體管形成區(qū)域16H內(nèi)的硅襯底10中，形成ρ阱20和 P型高摻雜雜質(zhì)層22。在P型高摻雜雜質(zhì)層22上方，形成在硅襯底10上外延生長的硅層 48。在硅層48上方，形成柵極絕緣膜64a。在柵極絕緣膜6 上方，形成柵極電極66。在柵極電極66兩側(cè)的硅層48和硅襯底10中，形成源極區(qū)/漏極區(qū)78。因而，形成了高閾值電壓/低壓匪OS晶體管(HVt LV匪OS)。低閾值電壓/低壓匪OS晶體管(LVt LV匪OS)在硅襯底10的低閾值電壓/低壓NMOS晶體管形成區(qū)域16L內(nèi)形成。在低閾值電壓/低壓NMOS晶體管形成區(qū)域16L內(nèi)的硅襯底10中，形成ρ阱20和 P型高摻雜雜質(zhì)層22。在P型高摻雜雜質(zhì)層22上方，形成在硅襯底10上外延生長的硅層 48。在硅層48上方，形成柵極絕緣膜64a。在柵極絕緣膜6 上方，形成柵極電極66。在柵極電極66兩側(cè)的硅層48和硅襯底10中，形成源極區(qū)/漏極區(qū)78。因而，形成了低閾值電壓/低壓匪OS晶體管(LVt LV匪OS)。高閾值電壓/低壓NMOS晶體管形成區(qū)域16H和低閾值電壓/低壓NMOS晶體管形成區(qū)域16L內(nèi)的ρ阱20和ρ型高摻雜雜質(zhì)層22是同時形成的并且具有相同的雜質(zhì)濃度分布。高閾值電壓/低壓匪OS晶體管(HVt LV匪OS)和低閾值電壓/低壓匪OS晶體管 (LVt LV NM0S)的閾值電壓通過硅層48的膜厚度之差來調(diào)節(jié)。也就是說，在高閾值電壓/ 低壓NMOS晶體管形成區(qū)域16H內(nèi)形成的硅層48的膜厚度比在低閾值電壓/低壓NMOS晶體管形成區(qū)域16L內(nèi)形成的硅層48的膜厚度薄。因而，高閾值電壓/低壓NMOS晶體管(HVt LV NM0S)的閾值電壓比低閾值電壓/低壓NMOS晶體管(LVt LV NM0S)的閾值電壓高。低閾值電壓/低壓PMOS晶體管(LVt LV PM0S)在硅襯底10的低閾值電壓/低壓 PMOS晶體管形成區(qū)域ML內(nèi)形成。在低閾值電壓/低壓PMOS晶體管形成區(qū)域ML內(nèi)的硅襯底10中，形成η阱觀和 η型高摻雜雜質(zhì)層30。在η型高摻雜雜質(zhì)層30上方，形成在硅襯底10上外延生長的硅層 48。在硅層48上方，形成柵極絕緣膜64a。在柵極絕緣膜6 上方，形成柵極電極66。在柵極電極66兩側(cè)的硅層48和硅襯底10中，形成源極區(qū)/漏極區(qū)80。因而，形成了低閾值電壓/低壓PMOS晶體管(LVt LV PM0S)。高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)在硅襯底10的高閾值電壓/低壓 PMOS晶體管形成區(qū)域MH內(nèi)形成。在高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)形成區(qū)域24H的硅襯底10中， 形成η阱觀和η型高摻雜雜質(zhì)層30。在η型高摻雜雜質(zhì)層30上方，形成在硅襯底10上外延生長的硅層48。在硅層48上方，形成柵極絕緣膜64a。在柵極絕緣膜6 上方，形成柵極電極66。在柵極電極66兩側(cè)的硅層48和硅襯底10中，形成源極區(qū)/漏極區(qū)80。因而， 形成了高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)。這里，在高閾值電壓/低壓PMOS晶體管形成區(qū)域24H和低閾值電壓/低壓PMOS 晶體管形成區(qū)域ML內(nèi)形成的η阱觀和η型高摻雜雜質(zhì)層30是同時形成的并且具有相同的雜質(zhì)濃度分布。高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)和低閾值電壓/低壓PMOS晶體管 (LVt LV PM0S)的閾值電壓通過硅層48的膜厚度之差來調(diào)節(jié)。也就是說，在高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)形成區(qū)域MH內(nèi)形成的硅層48的厚度比在低閾值電壓/低壓PMOS晶體管(LVt Lv PM0S)內(nèi)形成的硅層48的厚度小。因而，高閾值電壓/低壓PMOS 晶體管(HVt LV PM0S)的閾值電壓比低閾值電壓/低壓PMOS晶體管(LVt LV PM0S)的閾值電壓高。高壓匪OS晶體管(HV匪OS)在硅襯底10的高壓匪OS晶體管形成區(qū)域32中形成。在高壓NMOS晶體管形成區(qū)域32內(nèi)的硅襯底10中，形成ρ阱36和ρ型雜質(zhì)層38。為了改善結(jié)擊穿電壓，P型雜質(zhì)層38相比于低壓NMOS晶體管的ρ型高摻雜雜質(zhì)層22具有低濃度與平緩的雜質(zhì)分布。在P型雜質(zhì)層38上方，形成在硅襯底10上外延生長的硅層48。 在硅層48上方，形成比低壓晶體管的柵極絕緣膜6 厚的柵極絕緣膜60a。在柵極絕緣膜 60a上方，形成柵極電極66。在柵極電極66兩側(cè)的硅層48和硅襯底10中，形成源極區(qū)/ 漏極區(qū)78。因而，形成了高壓NMOS晶體管(HV NM0S)。高壓PMOS (HV PM0S)晶體管在硅襯底10的高壓PMOS晶體管形成區(qū)域40中形成。在高壓PMOS晶體管形成區(qū)域40內(nèi)的硅襯底10中，形成η阱44和η型雜質(zhì)層46。 為了提高結(jié)擊穿電壓，η型雜質(zhì)層46相比于低壓PMOS晶體管的η型高摻雜雜質(zhì)層30具有低濃度與平緩的雜質(zhì)分布。在η型雜質(zhì)層46上方，形成在硅襯底10上外延生長的硅層48。 在硅層48上方，形成比低壓晶體管的柵極絕緣膜6 厚的柵極絕緣膜60a。在柵極絕緣膜 60a上方，形成柵極電極66。在柵極電極66兩側(cè)的硅層48和硅襯底10中，形成源極區(qū)/ 漏極區(qū)80。因而，形成了高壓PMOS晶體管(HV PM0S)。在各晶體管的柵極電極66和源極區(qū)/漏極區(qū)78、80上方，形成金屬硅化物膜84。在上面形成有六種晶體管的硅襯底10上方，形成層間絕緣膜86。在層間絕緣膜 86中，埋置連接至各晶體管的接觸塞88?；ミB90被連接至接觸塞88。如上所述，根據(jù)本實(shí)施例的半導(dǎo)體器件包括四種低壓晶體管和兩種高壓晶體管。如圖2所示，四種低壓晶體管均包括溝道區(qū)域106，具有陡峭的雜質(zhì)濃度分布的高摻雜雜質(zhì)層108，以及在高摻雜雜質(zhì)層108上外延生長的非摻雜硅層110。這種晶體管結(jié)構(gòu)對于抑制因雜質(zhì)的統(tǒng)計波動而引起的晶體管的閾值電壓波動是很有效的。如上所述，高閾值電壓/低壓NMOS晶體管(HVt LV NM0S)和低閾值電壓/低壓 NMOS晶體管(LVt LV NM0S)的閾值電壓通過硅層48的膜厚度之差來調(diào)節(jié)。因此，沒有必要區(qū)分高閾值電壓/低壓NMOS晶體管(HVt LV W0S)和低閾值電壓/低壓匪OS晶體管(LVt LV NM0S)之間的溝道區(qū)域的雜質(zhì)分布圖(impurity profile)，這樣可以簡化制造過程。類似地，高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)和低閾值電壓/低壓PMOS 晶體管(LVt LV PM0S)的閾值電壓也通過硅層48的膜厚度之差來調(diào)節(jié)。因此，沒有必要區(qū)分高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)和低閾值電壓/低壓PMOS晶體管(LVt LV PM0S)之間的溝道區(qū)域的雜質(zhì)分布圖，這樣可以簡化制造過程。使得NMOS晶體管與PMOS晶體管之間的高閾值電壓晶體管的硅層48和低閾值電壓晶體管的硅層48的各個厚度彼此相等可進(jìn)一步簡化制造過程。因而，可降低制造成本。接著，將參照圖3至圖20來描述根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法。首先，通過光微影(photolithography)和蝕刻，將要用作用于掩模對準(zhǔn)的標(biāo)記 (mark)的溝槽12被形成在硅襯底10的、除將要形成產(chǎn)品的區(qū)域外的區(qū)域中(如劃線區(qū))。在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，在形成器件隔離絕緣膜58之前，形成阱和溝道雜質(zhì)層。在形成器件隔離絕緣膜58之前所進(jìn)行的微影(lithography)過程中 (如用于形成阱和溝道雜質(zhì)層的微影過程)，溝槽12用作用于掩模對準(zhǔn)的標(biāo)記。阱和溝道雜質(zhì)層在形成器件隔離絕緣膜58之前形成，以抑制在除去氧化硅膜14、 52、60(參照后述第一參考實(shí)例和第二參考實(shí)例)時隔離絕緣膜58的膜厚度減少。接著，在硅襯底10的整個表面上方，通過如熱氧化法形成氧化硅膜14作為硅襯底 10的表面的保護(hù)膜(圖3)。
接著，通過光微影，形成暴露出低壓NMOS晶體管形成區(qū)域16并且覆蓋其余區(qū)域的光致抗蝕劑膜18。為了進(jìn)行光微影的對準(zhǔn)，溝槽12用作對準(zhǔn)標(biāo)記。接著，采用光致抗蝕劑膜18作為掩模而進(jìn)行離子注入，以在低壓NMOS晶體管形成區(qū)域16內(nèi)形成ρ阱20和ρ型高摻雜雜質(zhì)層22 (圖4)。ρ阱20是在150keV加速能量與7. 5 X IO12CnT2劑量的條件下如通過分別沿與襯底的法線方向相傾斜的四個方向注入硼離子(B+)而形成的。ρ型高摻雜雜質(zhì)層22是分別通過如在50keV加速能量與5X IO14CnT2的條件下注入鍺離子(Ge+)，在3keV加速能量與 3 X IO14CnT2的條件下注入碳離子(C+)，以及在2keV加速能量與3 X IO13CnT2的條件下注入硼離子(B+)而形成的。鍺用來使硅襯底10非結(jié)晶從而防止硼離子的溝道效應(yīng)，并且使硅襯底10非結(jié)晶以增加在晶格點(diǎn)處定位碳的概率。位于晶格點(diǎn)處的碳用來抑制硼的擴(kuò)散。有鑒于此，優(yōu)選地，在碳與硼之前離子注入鍺，并且ρ阱20在ρ型高摻雜雜質(zhì)層22之前形成。接著，通過如灰化法，光致抗蝕劑膜18被除去。然后，通過光微影，形成暴露出低壓PMOS晶體管形成區(qū)域M并且覆蓋其余區(qū)域的光致抗蝕劑膜26。為了進(jìn)行光微影的對準(zhǔn)，溝槽12用作對準(zhǔn)標(biāo)記。接著，采用光致抗蝕劑膜沈作為掩模，進(jìn)行離子注入，以在硅襯底10的低壓PMOS 晶體管形成區(qū)域M內(nèi)形成η阱觀和η型高摻雜雜質(zhì)層30 (圖5)。η阱觀是通過如分別沿與襯底的法線方向相傾斜的四個方向在360keV加速能量與7. 5 X IO12CnT2劑量的條件下注入磷離子(P+)以及在SOkeV加速能量與6 X 1012cm_2劑量的條件下注入砷離子(As+)而形成的。η型高摻雜雜質(zhì)層30是通過如在他eV加速能量與2 X IO13CnT2劑量的條件下注入砷離子，或者在20keV-50keV加速能量(如20keV)與 0. 5X IO1W2^-OXIOiW劑量(如1. 5X IO1W)的條件下注入銻離子(Sb+)而形成的。接著，通過如灰化法，光致抗蝕劑膜26被除去。在根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法中，高閾值電壓/低壓NMOS晶體管(HVt LV匪OS)和低閾值電壓/低壓匪OS晶體管(LVt LV匪OS)的ρ阱20和ρ型高摻雜雜質(zhì)層22是同時形成的。高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)和低閾值電壓/低壓 PMOS晶體管(LVt LV PM0S)的η阱觀和η型高摻雜雜質(zhì)層30是同時形成的。因而，用于將離子注入到四個低壓晶體管的溝道區(qū)域的微影步驟是兩步。另一方面，當(dāng)高閾值電壓/低壓匪OS晶體管(HVt LV匪OS)和低閾值電壓/低壓 NMOS晶體管(LVt LV NM0S)通過改變ρ阱20和ρ型高摻雜雜質(zhì)層22的濃度或者分布而分別形成時，所需的微影步驟至少為兩步。類似地，當(dāng)高閾值電壓/低壓PMOS晶體管(HVt LV PM0S)和低閾值電壓/低壓PMOS晶體管(LVt LV PM0S)通過改變η阱觀和η型高摻雜雜質(zhì)層30的濃度或者分布而分別形成時，所需的微影步驟至少為兩步。用于將離子注入到四個低壓晶體管的溝道區(qū)域所需的微影步驟至少為四步。因而，根據(jù)本實(shí)施例的半導(dǎo)體器件的制造方法，在用于四個低壓晶體管的溝道離子注入的過程中，微影步驟可以減少至少兩步(參照后述第三參考實(shí)例)。然后，通過光微影，形成暴露出高壓NMOS晶體管形成區(qū)域32并且覆蓋其余區(qū)域的光致抗蝕劑膜34。為了進(jìn)行光微影的對準(zhǔn)，溝槽12用作對準(zhǔn)標(biāo)記。接著，采用光致抗蝕劑膜34作為掩模，進(jìn)行離子注入，以在硅襯底10的高壓NMOS 晶體管形成區(qū)域32內(nèi)形成ρ阱36和ρ型雜質(zhì)層38 (圖6)。
ρ阱36是在150keV加速能量與7. 5 X IO12CnT2劑量的條件下如通過分別沿與襯底的法線方向相傾斜的四個方向注入硼離子而形成的。P型雜質(zhì)層38是如通過在^ceV加速能量與5 X IO12CnT2的條件下注入硼離子而形成的。在高壓運(yùn)行的NMOS晶體管中，鑒于使溝道區(qū)域的雜質(zhì)濃度分布平緩從而改善結(jié)擊穿電壓和熱載流子抗擾度的考慮，既不離子注入碳也不離子注入鍺。接著，通過如灰化法，光致抗蝕劑膜34被除去。接著，通過光微影，形成暴露出高壓PMOS晶體管形成區(qū)域40并且覆蓋其余區(qū)域的光致抗蝕劑膜42。為了進(jìn)行光微影的對準(zhǔn)，溝槽12用作對準(zhǔn)標(biāo)記。接著，采用光致抗蝕劑膜42作為掩模，進(jìn)行離子注入，以在硅襯底10的高壓PMOS 晶體管形成區(qū)域40內(nèi)形成η阱44和η型雜質(zhì)層46 (圖7)。η阱44是在360keV加速能量與7. 5X IO12CnT2劑量下如通過分別沿與襯底的法線方向相傾斜的四個方向注入磷離子而形成的。η型雜質(zhì)層46是在^eV加速能量與 5Χ IO12CnT2劑量下如通過注入磷離子而形成的。在高壓運(yùn)行的PMOS晶體管中，鑒于使溝道區(qū)域的雜質(zhì)濃度分布平緩從而改善結(jié)擊穿電壓和熱載流子抗擾度的考慮，離子注入磷以替代砷或者銻。接著，通過如灰化法，光致抗蝕劑膜42被除去。接著，在惰性環(huán)境氣氛下進(jìn)行熱處理，以恢復(fù)在激活所注入的雜質(zhì)時被引入硅襯底10中的離子注入損失。例如，在氮?dú)猸h(huán)境氣氛下，進(jìn)行600°C、150秒與1000°C、0秒(其中 0秒表示為尖峰退火(spike anneal)的短時間熱處理，例如可參見0-7803-8478-4/042004 IEEE, pp. 85-88, J. C. Hooker φ A PJf ^ 白勺 “Work Function Stability of thermal ALD Ta(Si)N Gate Electrodes on HfO2",以及 97-4244-5640-6/09 2009 IEEE, pp. 17. 3. 1-17. 3. 4, Satoshi Kamiyama 等人所著的“Vth Fluctuation Suppression and High Performance of HfSiON/Metal Gate Stacks by Controlling Capping-Y2O3 Layers for 22nm BulkDevices")兩個階段的熱處理。此時，與其中只有硼被注入的ρ型雜質(zhì)層38相比，其中鍺和碳連同硼一起被注入的P型高摻雜雜質(zhì)層22能夠抑制硼的擴(kuò)散。因而，在保持P型高摻雜雜質(zhì)層22的陡峭分布的同時，P型雜質(zhì)層38的雜質(zhì)可被廣泛地分布。η型高摻雜雜質(zhì)層30由擴(kuò)散常數(shù)比在η型雜質(zhì)層46中注入的磷小的砷或者銻形成，由此，在保持η型高摻雜雜質(zhì)層30的陡峭分布的同時，η型雜質(zhì)層46的雜質(zhì)可被廣泛地(broad)分布。然后，通過濕蝕刻，如氫氟酸水溶液，氧化硅膜14被除去。此時，器件隔離絕緣膜 58還沒有在硅襯底上形成，所以因氧化硅膜14的蝕刻而引起的器件隔離絕緣膜58的膜厚度的減小不會發(fā)生。然后，通過采用如TMAH(四甲基氫氧化銨)的濕蝕刻，硅襯底10的表面被蝕刻大約 3nm0接著，通過如CVD法，在硅襯底10的表面上生長如40nm-厚度的非摻雜硅層48 (圖 8)。接著，通過光微影，形成覆蓋低閾值電壓/低壓NMOS晶體管形成區(qū)域16L與低閾值電壓/低壓PMOS晶體管形成區(qū)域24L并且暴露出其余區(qū)域的光致抗蝕劑膜50。為了進(jìn)行光微影的對準(zhǔn)，溝槽12用作對準(zhǔn)標(biāo)記。然后，通過采用如TMAH或者氫氟酸-硝酸溶液(HF/HN03/H20)并采用光致抗蝕劑膜50作為掩模的濕蝕刻，位于沒有被光致抗蝕劑膜50覆蓋的區(qū)域中的硅層48被蝕刻大約 IOnm (圖 9)。因而，高閾值電壓/低壓匪OS晶體管形成區(qū)域16H、高閾值電壓/低壓PMOS晶體管形成區(qū)域MH、高壓NMOS晶體管形成區(qū)域32和高壓PMOS晶體管形成區(qū)域40中的硅層 48的膜厚度變?yōu)?0nm。沒有被蝕刻的低閾值電壓/低壓NMOS晶體管形成區(qū)域16L與低閾值電壓/低壓PMOS晶體管形成區(qū)域24L中的硅層48的膜厚度變?yōu)?0nm。為了形成兩種膜厚度的硅層48，添加了一步微影。但是，如上所述，溝道離子注入步驟中的微影步驟可以減少兩步，結(jié)果，微影步驟減少了一步。硅層48被蝕刻以區(qū)分高閾值電壓晶體管和低閾值電壓晶體管之間的閾值電壓。 優(yōu)選地，各區(qū)域中的硅層48的膜厚度對應(yīng)于各晶體管需要的閾值電壓值而被適當(dāng)?shù)卦O(shè)置。在本實(shí)施例中，高閾值電壓/低壓NMOS晶體管形成區(qū)域16H、高閾值電壓/低壓 PMOS晶體管形成區(qū)域MH、高壓NMOS晶體管形成區(qū)域32以及高壓PMOS晶體管形成區(qū)域40 中的硅層48是相同的，但是可以不必要一定相同。優(yōu)選地，各區(qū)域的硅層48具有對應(yīng)于各晶體管所需的閾值電壓、特性等或者簡化步驟所需而被適當(dāng)?shù)剡x擇的膜厚度。然后，通過如灰化法，光致抗蝕劑膜50被除去。接著，通過如ISSG (原位水汽生成h-Situ Steam Generation)法，在減壓情況下對硅層48的表面進(jìn)行濕氧化，以形成如3nm厚度的氧化硅膜52。作為處理條件，例如，溫度被設(shè)置在810°C，并且處理時間周期被設(shè)置在20秒。然后，在氧化硅膜52上方，通過如LPCVD法沉積如90nm厚度的氮化硅膜54。作為處理條件，例如，溫度被設(shè)置在700°C，并且處理時間周期被設(shè)置在150分鐘。接著，通過光微影和干蝕刻，對氮化硅膜M、氧化硅膜52、硅層48和硅襯底10進(jìn)行各向異性蝕刻，以在器件隔離區(qū)域中形成器件隔離溝槽56，該器件隔離區(qū)域包含各晶體管形成區(qū)域之間的區(qū)域(圖10)。為了進(jìn)行光微影的對準(zhǔn)，溝槽12用作對準(zhǔn)標(biāo)記。接著，通過如ISSG法，在減壓的情況下對硅層48和硅襯底10的表面進(jìn)行濕氧化， 以在器件隔離溝槽56的內(nèi)壁上形成如2nm厚度的氧化硅膜作為襯膜(liner film)。作為處理條件，例如，溫度被設(shè)置在810°C，并且處理時間周期被設(shè)置在12秒。接著，通過如高密度等離子體CVD法，沉積如500nm厚度的氧化硅膜，以通過該氧化硅膜來填充器件隔離溝槽56。接著，通過如CMP法，除去在氮化硅膜M上方的氧化硅膜。因而，通過所謂的 STI (淺溝槽隔離)法，形成器件隔離絕緣膜58，所述器件隔離絕緣膜58為被埋置在器件隔離溝槽56中的氧化硅膜(圖11)。接著，通過如采用氫氟酸水溶液并采用氮化硅膜M作為掩模的濕蝕刻，器件隔離絕緣膜58被蝕刻如大約30nm。這種蝕刻用于將全部晶體管的硅層48的表面和器件隔離絕緣膜58的表面調(diào)節(jié)至位于實(shí)質(zhì)上(substantially)相同的高度上。接著，通過如采用熱磷酸的濕蝕刻，氮化硅膜M被除去(圖12)。接著，通過如采用氫氟酸水溶液的濕蝕刻，氧化硅膜52被除去。此時，器件隔離絕緣膜58決不會被過蝕刻，因為在器件隔離絕緣膜58中沒有注入用于溝道離子注入的雜質(zhì)。
接著，通過熱氧化法，形成如7nm厚度的氧化硅膜60。作為處理條件，例如，溫度被設(shè)置在750°C，并且處理時間周期被設(shè)置在52分鐘。接著，通過光微影，形成覆蓋高壓NMOS晶體管形成區(qū)域32和高壓PMOS晶體管形成區(qū)域40并且暴露出其余區(qū)域的光致抗蝕劑膜62。然后，通過如采用氫氟酸水溶液并采用光致抗蝕劑膜62作為掩模的濕蝕刻，氧化硅膜60被蝕刻。因而，低壓NMOS晶體管形成區(qū)域16和低壓PMOS晶體管形成區(qū)域M中的氧化硅膜60被除去(圖13)。此時，器件隔離絕緣膜58決不會被過蝕刻，因為在器件隔離絕緣膜58中沒有注入用于溝道離子注入的雜質(zhì)。然后，通過如灰化法，光致抗蝕劑膜62被除去。然后，通過熱氧化法，形成如2nm厚度的氧化硅膜64。作為處理條件，例如，溫度被設(shè)置在810°C，并且處理時間周期被設(shè)置在8秒。接著，在NO氣氛下進(jìn)行如870°C、13秒的熱處理，以將氮引入到氧化硅膜60、64中。因而，氧化硅膜60的柵極絕緣膜60a在高壓NMOS晶體管形成區(qū)域32和高壓PMOS 晶體管形成區(qū)域40中形成。在低壓NMOS晶體管形成區(qū)域16和低壓PMOS晶體管形成區(qū)域 24中，形成比氧化硅膜60薄的氧化硅膜64的柵極絕緣膜64a(圖14)。然后，在整個表面上方，通過如LPCVD法沉積如IOOnm厚度的非摻雜多晶硅膜。作為處理條件，例如，溫度被設(shè)置在605°C。接著，通過光微影和干蝕刻，多晶硅膜被圖案化，以在各晶體管形成區(qū)域中形成柵極電極66 (圖15)。接著，通過光微影和離子注入，采用柵極電極66作為掩模在高壓NMOS晶體管形成區(qū)域32中選擇性地注入η型雜質(zhì)離子，以形成將要作為LDD區(qū)的η型雜質(zhì)層68。η型雜質(zhì)層68是在加速能量與2X IO13CnT2劑量的條件下通過注入如磷離子而形成的。接著，通過光微影和離子注入，采用柵極電極66作為掩模在高壓PMOS晶體管形成區(qū)域40中選擇性地注入ρ型雜質(zhì)離子，以形成將要作為LDD區(qū)的ρ型雜質(zhì)層70 (圖16)。ρ 型雜質(zhì)層70是在IOkeV加速能量與2 X IO13CnT2劑量的條件下通過注入如硼離子而形成的。接著，通過光微影和離子注入，采用柵極電極66作為掩模在低壓NMOS晶體管形成區(qū)域16中選擇性地注入η型雜質(zhì)離子，以形成將要作為延伸區(qū)的η型雜質(zhì)層72。η型雜質(zhì)層72是在^eV加速能量與2Χ IO14CnT2劑量下通過注入如砷離子而形成的。然后，通過光微影和離子注入，采用柵極電極66作為掩模在低壓PMOS晶體管形成區(qū)域M中選擇性地注入ρ型雜質(zhì)離子，以形成將要作為延伸區(qū)的P型雜質(zhì)層74(圖17)。 P型雜質(zhì)層74是在0. 6keV加速能量與7 X IO14CnT2劑量的條件下通過注入如硼離子而形成的。然后，在整個表面上方，通過如CVD法沉積如SOnm厚度的氧化硅膜。作為處理條件，例如，溫度被設(shè)置在520°C。接著，對在整個表面上方所沉積的氧化硅膜進(jìn)行各向異性蝕刻，以將其選擇性地留在柵極電極66的側(cè)壁上。因而，形成硅氧化物的側(cè)壁間隔件76 (圖18)。接著，通過光微影和離子注入，采用柵極電極66和側(cè)壁間隔件76作為掩模，在低壓NMOS晶體管形成區(qū)域16和高壓匪OS晶體管形成區(qū)域32中選擇性地進(jìn)行離子注入。因而，形成將要作為源極區(qū)/漏極區(qū)的η型雜質(zhì)層78，并且將η型雜質(zhì)摻雜至NMOS晶體管的柵極電極66。作為用于離子注入的條件，例如，在^eV加速能量與1. 2X IO16CnT2劑量下對磷離子進(jìn)行離子注入。接著，通過光微影和離子注入，采用柵極電極66和側(cè)壁間隔件76作為掩模，在低壓PMOS晶體管形成區(qū)域M和高壓PMOS晶體管形成區(qū)域40中選擇性地進(jìn)行離子注入。因而，形成將要作為源極區(qū)/漏極區(qū)的P型雜質(zhì)層80，并且將ρ型雜質(zhì)摻雜至PMOS晶體管的柵極電極66。作為用于離子注入的條件，例如，在4keV加速能量與6 X IO15CnT2劑量下對磷離子進(jìn)行離子注入。接著，在惰性環(huán)境氣氛下進(jìn)行如1025°C、0秒的快速熱處理，以激活所注入的雜質(zhì)并且在柵極電極66中使這些雜質(zhì)擴(kuò)散。1025°C、0秒的熱處理足以使雜質(zhì)擴(kuò)散到柵極電極 66與柵極絕緣膜之間的界面。低壓NMOS晶體管的溝道部分通過抑制硼擴(kuò)散的碳可保持陡峭的雜質(zhì)分布，低壓 PMOS晶體管的溝道部分通過砷或銻的緩慢擴(kuò)散可保持陡峭的雜質(zhì)分布。另一方面，其中沒有注入碳的高壓NMOS晶體管的溝道部分，擴(kuò)散沒有被抑制；而高壓PMOS晶體管的溝道部分 (其中磷的擴(kuò)散常數(shù)比砷和銻大)可具有平緩的雜質(zhì)分布。這樣，在硅襯底10上完成了 6種晶體管。也就是說，在高閾值電壓/低壓NMOS晶體管形成區(qū)域16H內(nèi)，高閾值電壓/低壓NMOS晶體管(HVt LV NM0S)形成了。在低閾值電壓/低壓匪OS晶體管形成區(qū)域16L內(nèi)，低閾值電壓/低壓匪OS晶體管(LVt LV匪OS)形成了。在低閾值電壓/低壓PMOS晶體管形成區(qū)域ML內(nèi)，低閾值電壓/低壓PMOS晶體管 (LVt LV PM0S)形成了。在高閾值電壓/低壓PMOS晶體管形成區(qū)域MH內(nèi)，高閾值電壓/ 低壓PMOS晶體管(HVt LV PM0S)形成了。在高壓NMOS晶體管形成區(qū)域中，高壓NMOS晶體管(HV NM0S)形成了。在高壓PMOS晶體管形成區(qū)域中，高壓PMOS晶體管(HV PM0S)形成了(圖 1 。然后，通過自對準(zhǔn)多晶硅化物(salicide)(自對準(zhǔn)硅化物)工藝，在柵極電極電極 66、η型雜質(zhì)層78以及ρ型雜質(zhì)層80上形成鈷硅化物膜。接著，在整個表面上方，通過如CVD法沉積如50nm厚度的氮化硅膜，以形成氮化硅膜作為蝕刻停止膜。接著，在氮化硅膜上方，通過高密度等離子體CVD法沉積如500nm厚度的氧化硅膜。因而，形成氮化硅膜和氧化硅膜的層膜的層間絕緣膜86。接著，通過如CMP對層間絕緣膜86的表面進(jìn)行拋光以進(jìn)行平坦化。然后，形成被埋置在層間絕緣膜86中的接觸塞88、連接至接觸塞88的互連90等等；進(jìn)而完成了半導(dǎo)體器件(圖20)。如上所述，根據(jù)本實(shí)施例，在溝道區(qū)域中包括外延半導(dǎo)體層的晶體管的閾值電壓通過該外延半導(dǎo)體層的膜厚度來控制，由此在不改變溝道雜質(zhì)層的分布圖的情況下，可形成閾值電壓不同的晶體管。因而，可減少用于形成不同的溝道雜質(zhì)層的光微影的步驟數(shù)目， 進(jìn)而可抑制制造成本。器件隔離絕緣膜在形成阱和溝道雜質(zhì)層之后形成，由此減少了在器件隔離絕緣膜中高濃度溝道雜質(zhì)的引入，并且可以徹底抑制在蝕刻步驟中器件隔離絕緣膜的膜厚度的減小。因而，改善了襯底表面的平面度，并且可防止寄生晶體管溝道的生成?？蓪?shí)現(xiàn)高可靠性與高性能的半導(dǎo)體器件。[第一參考實(shí)例]將參照圖21來描述根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造方法。本參考實(shí)例與根據(jù)圖1至圖20所示的實(shí)施例的半導(dǎo)體器件及其制造方法相同的構(gòu)件由相同的附圖標(biāo)記來表示，而不再重復(fù)，或者用于簡化說明書。圖21A-圖21D是剖視圖，示出根據(jù)本參考實(shí)例的半導(dǎo)體器件的制造方法。在本參考實(shí)例中，將描述在器件隔離絕緣膜58形成之后在ρ型高摻雜雜質(zhì)層22、 η型高摻雜雜質(zhì)層30等中進(jìn)行溝道離子注入的過程。首先，在硅襯底10中，通過STI法形成器件隔離絕緣膜58。接著，在器件隔離絕緣膜58所限定的有源區(qū)上方，形成氧化硅膜14作為保護(hù)氧化物膜(圖21Α)。接著，通過光微影和離子注入，在低壓NMOS晶體管形成區(qū)域16內(nèi)形成ρ型高摻雜雜質(zhì)層22。接著，通過光微影和離子注入，在低壓PMOS晶體管形成區(qū)域?qū)?nèi)形成η型高摻雜雜質(zhì)層30。接著，進(jìn)行熱處理以恢復(fù)離子注入損失并且激活所注入的雜質(zhì)。接著，通過采用氫氟酸水溶液的濕蝕刻，氧化硅膜14被除去，以在有源區(qū)中暴露出硅襯底10 (圖21C)。此時，在器件隔離絕緣膜58中，高濃度的雜質(zhì)通過用于形成ρ型高摻雜雜質(zhì)層22 和η型高摻雜雜質(zhì)層30的離子注入而被引入，由此加速了器件隔離絕緣膜58的蝕刻。尤其是，當(dāng)為了獲得陡峭的雜質(zhì)分布圖等而將砷注入以形成η型雜質(zhì)層30時，低壓PMOS晶體管形成區(qū)域M內(nèi)蝕刻率的增加是顯著的。因此，在蝕刻氧化硅膜14的過程中，器件隔離絕緣膜58被過蝕刻，進(jìn)而有源區(qū)的側(cè)表面被暴露出來。接著，在硅襯底10上方，外延生長非摻雜硅層48 (圖21D)。此時，硅層48的生長從有源區(qū)的表面和側(cè)表面開始，并且在沿著不同的平面取向所生長的硅層相遇的部分處， 即在器件隔離絕緣膜58的邊緣中，引入結(jié)晶缺陷。被引入硅層48中的結(jié)晶缺陷對諸如漏電流增加等特性的影響很大，因而不是優(yōu)選的(unpreferable)。器件隔離絕緣膜58的膜厚度減小也發(fā)生在后面的蝕刻工藝中，并且器件隔離絕緣膜58的膜減小降低了襯底表面的平面度，這在后續(xù)步驟的工藝中常常引起不便。[第二參考實(shí)例]將參照圖22A至圖24B來描述根據(jù)第二實(shí)施例的制造半導(dǎo)體器件的方法。本參考實(shí)例與根據(jù)圖1至圖20所示的實(shí)施例的半導(dǎo)體器件及其制造方法相同的構(gòu)件由相同的附圖標(biāo)記來表示，而不再重復(fù)，或者用于簡化說明書。圖22A-圖24B是剖視圖，示出根據(jù)本參考實(shí)例的半導(dǎo)體器件的制造方法。在本參考實(shí)例中，制造包括低壓晶體管和高壓晶體管的半導(dǎo)體器件的方法是通過與第一參考實(shí)例相同的過程來制造的。
首先，在硅襯底10中，通過STI法形成器件隔離絕緣膜58。接著，在器件隔離絕緣膜58所限定的有源區(qū)上方，形成氧化硅膜14作為保護(hù)氧化物膜(圖22A)。接著，通過光微影和離子注入，在低壓NMOS晶體管形成區(qū)域16內(nèi)形成ρ型高摻雜雜質(zhì)層22。接著，通過光微影和離子注入，在低壓PMOS晶體管形成區(qū)域M內(nèi)形成η型高摻雜雜質(zhì)層30。接著，通過光微影和離子注入，在高壓NMOS晶體管形成區(qū)域32內(nèi)形成ρ型雜質(zhì)層 38。接著，通過光微影和離子注入，在高壓PMOS晶體管形成區(qū)域40內(nèi)形成η型雜質(zhì)層 46 (圖 22Β)。接著，進(jìn)行熱處理以恢復(fù)離子注入損失(damage)并且激活所注入的雜質(zhì)。接著，通過采用氫氟酸水溶液的濕蝕刻，氧化硅膜14被除去，以在有源區(qū)中暴露出硅襯底10。此時，如第一參考實(shí)例所述，在低壓NMOS晶體管形成區(qū)域16和低壓PMOS晶體管形成區(qū)域M中，器件隔離絕緣膜58被過蝕刻，并且有源區(qū)的側(cè)表面被暴露出來。ρ型雜質(zhì)層38和η型雜質(zhì)層46的雜質(zhì)濃度相比于ρ型高摻雜雜質(zhì)層22和η型高摻雜雜質(zhì)層30的雜質(zhì)濃度低1個數(shù)位(Iplace)。因此，高壓NMOS晶體管形成區(qū)域32和高壓PMOS晶體管形成區(qū)域40中的器件隔離絕緣膜58的蝕刻量相對較小。接著，在硅襯底10上方，外延生長非摻雜硅層48 (圖23Α)。此時，硅層48的生長從有源區(qū)的表面和側(cè)表面開始，并且在沿著不同的平面取向所生長的硅層相遇的部分處， 即在器件隔離絕緣膜58的邊緣中，引入結(jié)晶缺陷。被引入硅層48中的結(jié)晶缺陷對諸如漏電流增加等晶體管的特性的影響很大，因而不是優(yōu)選的。然后，在有源區(qū)上方，形成用于高壓NMOS晶體管和高壓PMOS晶體管的將要作為柵極絕緣膜60a的氧化硅膜60 (圖23B)。接著，通過光微影和濕蝕刻，選擇性地除去低壓NMOS晶體管形成區(qū)域16和低壓 PMOS晶體管形成區(qū)域M中的氧化硅膜60 (圖24A)。此時，器件隔離絕緣膜58連同氧化硅膜60 —起被蝕刻，并且在低壓NMOS晶體管形成區(qū)域16和低壓PMOS晶體管形成區(qū)域M中，硅層48的下表面在器件隔離絕緣膜58的端部處被暴露出來。接著，在低壓NMOS晶體管形成區(qū)域16和低壓PMOS晶體管形成區(qū)域M的有源區(qū)上方，形成將要作為柵極絕緣膜64a的氧化硅膜64 (圖MB)。然后，當(dāng)柵極電極66形成在柵極絕緣膜6 上方時，在位于器件隔離絕緣膜58的邊緣處的硅層48下方，形成寄生晶體管溝道，所述寄生晶體管溝道與柵極電極相對且在它們之間沒有硅層48。當(dāng)外延生長硅層48然后形成膜厚度不同的兩種或更多種柵極絕緣膜時，這種寄生溝道是不可避免的。[第三參考實(shí)例]將參照圖25A至圖30來描述根據(jù)第三實(shí)施例的半導(dǎo)體器件的制造方法。本參考實(shí)例與根據(jù)圖1至圖20所示的實(shí)施例的半導(dǎo)體器件及其制造方法相同的構(gòu)件由相同的附圖標(biāo)記來表示，而不再重復(fù)，或者用于簡化說明書。圖25A-圖30是剖視圖，示出根據(jù)本參考實(shí)例的半導(dǎo)體器件的制造方法。在本參考實(shí)例中，將描述在ρ型高摻雜雜質(zhì)層22和η型高摻雜雜質(zhì)層30形成之后形成器件隔離絕緣膜58的過程。首先，光微影和蝕刻，在硅襯底10的、除將要形成產(chǎn)品的區(qū)域外的區(qū)域中形成將要用作用于掩模對準(zhǔn)的標(biāo)記的溝槽12。接著，在硅襯底10的整個表面上方，形成氧化硅膜14作為用于硅襯底10的表面的保護(hù)膜(圖25Α)。接著，通過光微影和離子注入，在低壓NMOS晶體管形成區(qū)域16和高壓NMOS晶體管形成區(qū)域32中形成ρ阱20和ρ型高摻雜雜質(zhì)層22。接著，通過光微影和離子注入，在低壓PMOS晶體管形成區(qū)域M和高壓PMOS晶體管形成區(qū)域40中形成η阱觀和η型高摻雜雜質(zhì)層30 (圖25Β)。在本參考實(shí)例中，ρ阱20和ρ型高摻雜雜質(zhì)層22在低壓NMOS晶體管形成區(qū)域16 和高壓NMOS晶體管形成區(qū)域32中是同時形成的。在低壓PMOS晶體管形成區(qū)域M和高壓 PMOS晶體管形成區(qū)域40中，η阱觀和ρ型高摻雜雜質(zhì)層30被形成。當(dāng)?shù)蛪壕w管和高壓晶體管需要不同的溝道雜質(zhì)分布圖時，為各晶體管多添加一個光微影步驟。接著，進(jìn)行熱處理以恢復(fù)離子注入損失并且激活所注入的雜質(zhì)。接著，通過采用氫氟酸水溶液的濕蝕刻，氧化硅膜14被除去。然后，在硅襯底上方，外延生長非摻雜硅層48 (圖2&Κ)。接著，通過STI法，在硅襯底10和硅層48中形成器件隔離絕緣膜58 (圖^B)。接著，在有源區(qū)上方，形成將要作為高壓NMOS晶體管和高壓PMOS晶體管的柵極絕緣膜60a的氧化硅膜60 (圖27A)。然后，通過光微影和濕蝕刻，選擇性地除去低壓NMOS晶體管形成區(qū)域16和低壓 PMOS晶體管形成區(qū)域M中的氧化硅膜60 (圖27B)。接著，在低壓NMOS晶體管形成區(qū)域16和低壓PMOS晶體管形成區(qū)域M的有源區(qū)上方，形成將要作為柵極絕緣膜64a的氧化硅膜64 (圖^A)。然后，在整個表面上方，形成多晶硅膜66a。接著，通過光微影和離子注入，η型雜質(zhì)離子被注入到低壓NMOS晶體管形成區(qū)域 16與高壓NMOS晶體管形成區(qū)域32內(nèi)的多晶硅膜66a中。ρ型雜質(zhì)離子被注入到低壓PMOS 晶體管形成區(qū)域M和高壓PMOS晶體管形成區(qū)域40內(nèi)的多晶硅膜66a中(圖^B)。接著，多晶硅膜66a被圖案化，以在各晶體管形成區(qū)域中形成柵極電極66。接著，通過光微影和離子注入，在低壓NMOS晶體管形成區(qū)域16中形成將要作為延伸區(qū)的η型雜質(zhì)層72。在低壓PMOS晶體管形成區(qū)域M中，形成將要作為延伸區(qū)的ρ型雜質(zhì)層74。在高壓NMOS晶體管形成區(qū)域32中，形成將要作為LDD區(qū)的η型雜質(zhì)層68。在高壓PMOS晶體管形成區(qū)域40中，形成將要作為LDD區(qū)的ρ型雜質(zhì)層70 (圖^A)。接著，沉積氧化硅膜并且對其進(jìn)行各向異性蝕刻，以在柵極電極66的側(cè)壁上形成側(cè)壁間隔件76 (圖29Β)。
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接著，通過光微影和離子注入，在低壓NMOS晶體管形成區(qū)域16和高壓NMOS晶體管形成區(qū)域32內(nèi)，形成將要作為源極區(qū)/漏極區(qū)的η型雜質(zhì)層78。在低壓PMOS晶體管形成區(qū)域M和高壓PMOS晶體管形成區(qū)域40內(nèi)，形成將要作為源極區(qū)/漏極區(qū)的ρ型雜質(zhì)層 80 (圖 30)。接著，進(jìn)行熱處理，以激活所注入的雜質(zhì)。這樣，在硅襯底10上方，就形成了低壓匪OS晶體管、低壓PMOS晶體管、高壓匪OS 晶體管以及高壓PMOS晶體管。在本參考實(shí)例中，作為低壓晶體管，形成了一種NMOS晶體管和一種PMOS晶體管。然而，在很多實(shí)際產(chǎn)品中，對于NMOS晶體管和PMOS晶體管二者而言，在需要高速運(yùn)行的電路單元中使用閾值電壓低的低壓晶體管，在需要低漏電流的電路單元中使用閾值電壓高的低壓晶體管。在本參考實(shí)例的工藝過程中，當(dāng)進(jìn)行溝道離子注入以形成低閾值電壓/低壓NMOS 晶體管、高閾值電壓/低壓NMOS晶體管、低閾值電壓/低壓PMOS晶體管以及高閾值電壓/ 低壓PMOS晶體管時，需要4次光微影步驟。為簡化制造過程且減少產(chǎn)生的制造成本，期望通過盡可能少量的步驟來形成不同閾值電壓的晶體管。[改進(jìn)實(shí)施例]上述實(shí)施例可覆蓋其它各種改進(jìn)。例如，在上述實(shí)施例中，作為基底半導(dǎo)體襯底，使用硅襯底，但是基底半導(dǎo)體襯底可以不必要是塊硅襯底?？梢允褂闷渌陌雽?dǎo)體襯底，諸如SOI襯底等。在上述實(shí)施例中，作為外延半導(dǎo)體層，使用硅層，但是硅層不是必要的。替代硅層， 可以使用諸如SiGe層、SiC層等其它半導(dǎo)體層。在上述實(shí)施例中，作為高壓晶體管，使用了高壓NMOS晶體管和高壓PMOS晶體管， 但是，可以設(shè)置閾值電壓不同的多種高壓晶體管，低壓晶體管也一樣。為此，高閾值電壓/ 高壓晶體管在外延半導(dǎo)體層的厚度較小的區(qū)域中形成，而低閾值電壓/高壓晶體管在外延半導(dǎo)體層的厚度較大的區(qū)域中形成，由此，低壓晶體管也一樣，多個不同閾值電壓的高壓晶體管可以通過為它們設(shè)置相同的溝道雜質(zhì)注入而形成。但是，高閾值電壓與低閾值電壓間的閾值電壓之差比低壓晶體管的小。在上述實(shí)施例中，低壓NMOS晶體管與高壓NMOS晶體管的阱和低壓PMOS晶體管與高壓PMOS晶體管的阱分開形成，但是，如在第三參考實(shí)例中一樣，低壓晶體管的阱和高壓晶體管的阱可以同時形成。在上述實(shí)施例中所描述的半導(dǎo)體器件的結(jié)構(gòu)、構(gòu)成材料、制造條件等是一個實(shí)例， 可以根據(jù)本領(lǐng)域技術(shù)人員的技術(shù)常識等對其進(jìn)行適當(dāng)?shù)母淖兓蚋倪M(jìn)。本文所述的所有實(shí)例和條件性語言都是用于教示目的，以幫助讀者理解本發(fā)明和發(fā)明人貢獻(xiàn)的用以促進(jìn)技術(shù)進(jìn)步的思想，同時本文所述的所有實(shí)例和條件性的語言應(yīng)理解為不是對具體敘述的實(shí)例和條件的限制，對說明書中的實(shí)例的組織也不涉及對發(fā)明優(yōu)劣的示出。雖然本發(fā)明的實(shí)施例已被詳細(xì)描述，但可以理解的是，可對其做各種變化、替代和改變而不脫離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，包括如下步驟在半導(dǎo)體襯底的第一區(qū)域和第二區(qū)域中離子注入第一導(dǎo)電類型的第一雜質(zhì)； 激活所述第一雜質(zhì)，以在所述第一區(qū)域和所述第二區(qū)域中形成第一雜質(zhì)層； 在形成有所述第一雜質(zhì)層的所述半導(dǎo)體襯底上方外延生長半導(dǎo)體層； 在所述半導(dǎo)體層上方形成暴露出所述第一區(qū)域且覆蓋所述第二區(qū)域的掩模； 利用所述掩模，部分地除去所述第一區(qū)域中的所述半導(dǎo)體層； 在所述掩模被除去之后，在所述半導(dǎo)體層上方形成第一柵極絕緣膜；以及在所述第一區(qū)域中的所述第一柵極絕緣膜上方形成第一柵極電極，并且在所述第二區(qū)域中的所述第一柵極絕緣膜上方形成第二柵極電極。
2.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法，進(jìn)一步包括如下步驟在生長所述半導(dǎo)體層之前，在所述半導(dǎo)體襯底的第三區(qū)域和第四區(qū)域中離子注入第二導(dǎo)電類型的第二雜質(zhì)，其中，在形成所述第一雜質(zhì)層的步驟中，所述第二雜質(zhì)被進(jìn)一步激活，以在所述第三區(qū)域和所述第四區(qū)域中形成第二雜質(zhì)層，在形成所述掩模的步驟中，暴露出所述第一區(qū)域與所述第三區(qū)域且覆蓋所述第二區(qū)域與所述第四區(qū)域的掩模被形成在所述半導(dǎo)體層上方，在部分地除去所述半導(dǎo)體層的步驟中，利用所述掩模，在所述第一區(qū)域與所述第三區(qū)域中的所述半導(dǎo)體層被部分地除去，以及在形成所述第一柵極電極與所述第二柵極電極的步驟中，在所述第三區(qū)域中的所述第一柵極絕緣膜上方進(jìn)一步形成第三柵極電極，并且在所述第四區(qū)域中的所述第一柵極絕緣膜上方進(jìn)一步形成第四柵極電極。
3.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法，進(jìn)一步包括如下步驟在生長所述半導(dǎo)體層之前，在所述半導(dǎo)體襯底的第五區(qū)域中離子注入第一導(dǎo)電類型的第三雜質(zhì)，其中，在形成所述第一雜質(zhì)層的步驟中，所述第三雜質(zhì)被進(jìn)一步激活，以在所述第五區(qū)域中形成第三雜質(zhì)層，在形成所述掩模的步驟中，進(jìn)一步暴露出所述第五區(qū)域的掩模被形成在所述半導(dǎo)體層上方，在部分地除去所述半導(dǎo)體層的步驟中，利用所述掩模，所述第五區(qū)域中的所述半導(dǎo)體層被進(jìn)一步部分地除去，在形成所述第一柵極絕緣膜的步驟中，在所述第五區(qū)域中的半導(dǎo)體層上方形成第二柵極絕緣膜，該第二柵極絕緣膜與所述第一柵極絕緣膜的膜厚度不同，以及在形成所述第一柵極電極與第二柵極電極的步驟中，在所述第五區(qū)域中的所述第二柵極絕緣膜上方進(jìn)一步形成第五柵極電極。
4.根據(jù)權(quán)利要求2所述的制造半導(dǎo)體器件的方法，進(jìn)一步包括如下步驟在生長所述半導(dǎo)體層之前，在所述半導(dǎo)體襯底的第五區(qū)域中離子注入第一導(dǎo)電類型的第三雜質(zhì)，其中，在形成所述第一雜質(zhì)層的步驟中，所述第三雜質(zhì)被進(jìn)一步激活，以在所述第五區(qū)域中形成第三雜質(zhì)層，在形成所述掩模的步驟中，進(jìn)一步暴露出所述第五區(qū)域的掩模被形成在所述半導(dǎo)體層上方，在部分地除去所述半導(dǎo)體層的步驟中，利用所述掩模，所述第五區(qū)域中的所述半導(dǎo)體層被進(jìn)一步部分地除去，在形成所述第一柵極絕緣膜的步驟中，在所述第五區(qū)域中的半導(dǎo)體層上方形成第二柵極絕緣膜，該第二柵極絕緣膜與所述第一柵極絕緣膜的膜厚度不同，以及在形成所述第一柵極電極與第二柵極電極的步驟中，在所述第五區(qū)域中的所述第二柵極絕緣膜上方進(jìn)一步形成第五柵極電極。
5.根據(jù)權(quán)利要求4所述的制造半導(dǎo)體器件的方法，進(jìn)一步包括如下步驟在生長所述半導(dǎo)體層之前，在所述半導(dǎo)體襯底的第六區(qū)域中離子注入第二導(dǎo)電類型的第四雜質(zhì)，其中，在形成所述第一雜質(zhì)層的步驟中，所述第四雜質(zhì)被進(jìn)一步激活，以在所述第六區(qū)域中形成第四雜質(zhì)層，在形成所述掩模的步驟中，進(jìn)一步暴露出所述第六區(qū)域的掩模被形成在所述半導(dǎo)體層上方，在部分地除去所述半導(dǎo)體層的步驟中，利用所述掩模，所述第六區(qū)域中的所述半導(dǎo)體層被進(jìn)一步部分地除去，在形成所述第一柵極絕緣膜的步驟中，所述第二柵極絕緣膜被進(jìn)一步形成在所述第六區(qū)域中的所述半導(dǎo)體層上方，以及在形成所述第一柵極電極與所述第二柵極電極的步驟中，在所述第六區(qū)域中的所述第二柵極絕緣膜上方進(jìn)一步形成第六柵極電極。
6.根據(jù)權(quán)利要求3所述的制造半導(dǎo)體器件的方法，其中， 形成所述第一柵極絕緣膜與所述第二柵極絕緣膜的步驟包括對所述半導(dǎo)體層進(jìn)行熱氧化，以在所述半導(dǎo)體層的表面上方形成氧化物膜； 除去所述第一柵極絕緣膜的形成區(qū)域中的所述氧化物膜；以及對所述半導(dǎo)體層的表面進(jìn)行熱氧化，以由進(jìn)一步氧化的氧化物膜形成所述第一柵極絕緣膜并形成所述第二柵極絕緣膜。
7.根據(jù)權(quán)利要求1所述的制造半導(dǎo)體器件的方法，進(jìn)一步包括如下步驟在部分地除去所述半導(dǎo)體層之后且在形成所述第一柵極絕緣膜之前，形成器件隔離絕緣膜。
8.一種半導(dǎo)體器件，包括 第一晶體管，包括第一導(dǎo)電類型的第一雜質(zhì)層，形成在半導(dǎo)體襯底的第一區(qū)域中； 第一外延半導(dǎo)體層，形成在所述第一雜質(zhì)層上方； 第一柵極絕緣膜，形成在所述第一外延半導(dǎo)體層上方； 第一柵極電極，形成在所述第一柵極絕緣膜上方；以及第二導(dǎo)電類型的第一源極區(qū)/漏極區(qū)，形成在所述第一區(qū)域內(nèi)的所述第一外延半導(dǎo)體層中和所述半導(dǎo)體襯底中；以及第二晶體管，包括第一導(dǎo)電類型的第二雜質(zhì)層，形成在所述半導(dǎo)體襯底的第二區(qū)域中； 第二外延半導(dǎo)體層，形成在所述第二雜質(zhì)層上方，并且比所述第一外延半導(dǎo)體層?。?第二柵極絕緣膜，形成在所述第二外延半導(dǎo)體層上方； 第二柵極電極，形成在所述第二柵極絕緣膜上方；以及第二導(dǎo)電類型的第二源極區(qū)/漏極區(qū)，形成在所述第二區(qū)域內(nèi)的所述第二外延半導(dǎo)體層中和所述半導(dǎo)體襯底中。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其中所述第一雜質(zhì)層和所述第二雜質(zhì)層具有相同的雜質(zhì)濃度分布。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其中所述第一柵極絕緣膜和所述第二柵極絕緣膜具有相同的膜厚度。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，進(jìn)一步包括 第三晶體管，包括第二導(dǎo)電類型的第三雜質(zhì)層，形成在所述半導(dǎo)體襯底的第三區(qū)域中； 第三外延半導(dǎo)體層，形成在所述第三雜質(zhì)層上方； 第三柵極絕緣膜，形成在所述第三外延半導(dǎo)體層上方； 第三柵極電極，形成在所述第三柵極絕緣膜上方；以及第一導(dǎo)電類型的第三源極區(qū)/漏極區(qū)，形成在所述第三區(qū)域內(nèi)的所述第三外延半導(dǎo)體層和所述半導(dǎo)體襯底中；以及第四晶體管，包括第二導(dǎo)電類型的第四雜質(zhì)層，形成在所述半導(dǎo)體襯底的第四區(qū)域中； 第四外延半導(dǎo)體層，形成在所述第四雜質(zhì)層上方，并且比所述第三外延半導(dǎo)體層??； 第四柵極絕緣膜，形成在所述第四外延半導(dǎo)體層上方； 第四柵極電極，形成在所述第四柵極絕緣膜上方；以及第一導(dǎo)電類型的第四源極區(qū)/漏極區(qū)，形成在所述第四區(qū)域內(nèi)的所述第四外延半導(dǎo)體層和所述半導(dǎo)體襯底中。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中所述第三雜質(zhì)層和所述第四雜質(zhì)層具有相同的雜質(zhì)濃度分布。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中所述第三柵極絕緣膜和所述第四柵極絕緣膜具有相同的膜厚度。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，其中所述第一外延半導(dǎo)體層和所述第三外延半導(dǎo)體層具有相同的膜厚度；以及所述第二外延半導(dǎo)體層和所述第四外延半導(dǎo)體層具有相同的膜厚度。
15.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，進(jìn)一步包括 第五晶體管，包括第一導(dǎo)電類型的第五雜質(zhì)層，形成在所述半導(dǎo)體襯底的第五區(qū)域中； 第五外延半導(dǎo)體層，形成在所述第五雜質(zhì)層上方，并且具有與所述第二外延半導(dǎo)體層相同的膜厚度；第五柵極絕緣膜，形成在所述第五外延半導(dǎo)體層上方，并且比所述第一柵極絕緣膜第五柵極電極，形成在所述第五柵極絕緣膜上方；以及第二導(dǎo)電類型的第五源極區(qū)/漏極區(qū)，形成在所述第五區(qū)域內(nèi)的所述第五外延半導(dǎo)體層和所述半導(dǎo)體襯底中。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，進(jìn)一步包括 第五晶體管，包括第一導(dǎo)電類型的第五雜質(zhì)層，形成在所述半導(dǎo)體襯底的第五區(qū)域中； 第五外延半導(dǎo)體層，形成在所述第五雜質(zhì)層上方，并且具有與所述第二外延半導(dǎo)體層相同的膜厚度；第五柵極絕緣膜，形成在所述第五外延半導(dǎo)體層上方，并且比所述第一柵極絕緣膜厚；第五柵極電極，形成在所述第五柵極絕緣膜上方；以及第二導(dǎo)電類型的第五源極區(qū)/漏極區(qū)，形成在所述第五區(qū)域內(nèi)的所述第五外延半導(dǎo)體層和所述半導(dǎo)體襯底中。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，進(jìn)一步包括 第六晶體管，包括第二導(dǎo)電類型的第六雜質(zhì)層，形成在所述半導(dǎo)體襯底的第六區(qū)域中； 第六外延半導(dǎo)體層，形成在所述第六雜質(zhì)層上方，并且具有與所述第二外延半導(dǎo)體層相同的膜厚度；第六柵極絕緣膜，形成在所述第六外延半導(dǎo)體層上方，并且比所述第一柵極絕緣膜厚；第六柵極電極，形成在所述第六柵極絕緣膜上方；以及第一導(dǎo)電類型的第六源極區(qū)/漏極區(qū)，形成在所述第六區(qū)域內(nèi)的所述第六外延半導(dǎo)體層和所述半導(dǎo)體襯底中。
全文摘要
本發(fā)明公開半導(dǎo)體器件及其制造方法。第一晶體管包括第一導(dǎo)電類型的第一雜質(zhì)層，形成在半導(dǎo)體襯底的第一區(qū)域中；第一外延半導(dǎo)體層，形成在第一雜質(zhì)層上；第一柵極絕緣膜，形成在第一外延半導(dǎo)體層上；第一柵極電極，形成在第一柵極絕緣膜上；及第二導(dǎo)電類型的第一源極區(qū)/漏極區(qū)，形成在第一區(qū)域內(nèi)第一外延半導(dǎo)體層和半導(dǎo)體襯底中。第二晶體管包括第一導(dǎo)電類型的第二雜質(zhì)層，形成在半導(dǎo)體襯底的第二區(qū)域中；第二外延半導(dǎo)體層，形成在第二雜質(zhì)層上，并比第一外延半導(dǎo)體層??；第二柵極絕緣膜，形成在第二外延半導(dǎo)體層上；第二柵極電極，形成在第二柵極絕緣膜上；及第二導(dǎo)電類型的第二源極區(qū)/漏極區(qū)，形成在第二區(qū)域內(nèi)第二外延半導(dǎo)體層和半導(dǎo)體襯底中。
文檔編號H01L21/336GK102446768SQ20111026443
公開日2012年5月9日 申請日期2011年8月31日 優(yōu)先權(quán)日2010年9月30日
發(fā)明者江間泰示, 藤田和司 申請人:富士通半導(dǎo)體股份有限公司