專利名稱：實(shí)現(xiàn)基于MiM的去耦電容器的缺陷避免技術(shù)的制作方法
技術(shù)領(lǐng)域：
本申請(qǐng)總體上涉及電子器件，并且，更具體而言，涉及電源去耦。
背景技術(shù)：
去耦電容器(DECAP)通常結(jié)合到片上系統(tǒng)(SoC)設(shè)計(jì)中，來減輕由于流經(jīng)與芯片和芯片位于其中的封裝所關(guān)聯(lián)的各種寄生電感的電流變化所造成的切換噪聲。芯片中的輸入/輸出(I/O)和內(nèi)核電路的同時(shí)切換會(huì)造成電源上大約為AV = UdiAlt)的量的電壓降，其中L是電源總線的有效導(dǎo)線電感(包括封裝上的有效導(dǎo)線電感)，而di/dt是電流隨時(shí)間的瞬時(shí)增長(zhǎng)率。這種“電源噪聲”不僅可能增加信號(hào)延時(shí)，由此降低SoC的工作頻率， 而且在一些情況下可能不利地造成SoC中的邏輯電路中的狀態(tài)轉(zhuǎn)變。一些去耦電容器典型地設(shè)置在電路板上，在其上設(shè)置SoC。這種電容器通常在相對(duì)低的頻率下對(duì)于減輕電源噪聲是有效的。但是，在較高的頻率下，這些電容器通常不那么有效，因此通常期望將片上去耦電容器結(jié)合到SoC設(shè)計(jì)中。在專用集成電路(ASIC)設(shè)計(jì)流中，標(biāo)準(zhǔn)單元邏輯可以利用自動(dòng)設(shè)計(jì)工具“布局布線”步驟布置到設(shè)計(jì)中。在布置標(biāo)準(zhǔn)單元邏輯后，通常在布局布線步驟之后通過將DECAP適當(dāng)?shù)夭贾玫轿幢挥行н壿媶卧加玫睦纭翱瞻滋帯钡膮^(qū)域中來將DECAP添加到標(biāo)準(zhǔn)單元的構(gòu)造中。這種“填充物”方法最小化或者消除了布置這些DECAP單元所需的任何附加區(qū)域開銷，其中這些DECAP單元設(shè)計(jì)成與相關(guān)CMOS技術(shù)的設(shè)計(jì)規(guī)則一致。在大多數(shù)情況下，在給功能性電路布線之后DECAP單元可用的空間足以滿足SoC 設(shè)計(jì)的電壓噪聲要求。但是，在一些情況下，芯片上的切換活動(dòng)可能非常高，因此成比例地增加了所需的片上去耦電容的量。電容要求可能高到足以使芯片上的可用空白處的量無法滿足電壓噪聲規(guī)格。在這種情況下，可能需要引入專用形式的去耦電容器。專用去耦電容器的一個(gè)例子是金屬-絕緣體-金屬(“MiM”)電容器。MiM電容器可以在芯片上形成，并且可以提供比基于柵極氧化物的電容器高的單位電容(例如，μ F/ μπι2)。MiM電容器已經(jīng)被證明在增強(qiáng)高性能電路的性能方面提供了顯著的優(yōu)點(diǎn)。多種類型的MiM電容器已經(jīng)在文獻(xiàn)中進(jìn)行了報(bào)道。在一個(gè)例子中，MiM可以在SoC的金屬互連層中至少部分地利用平行的電極形成。在另一個(gè)例子中，電容器電介質(zhì)結(jié)合到蝕刻到位于CMOS 晶體管和第一層金屬化層(例如金屬1)之間的電介質(zhì)中的特征中。后面的例子典型地用在嵌入式動(dòng)態(tài)RAM(DRAM)的制造中。這兩種實(shí)現(xiàn)方式的共同之處是導(dǎo)致電容器電極之間的低電阻連接的缺陷率小但不可忽略。這種缺陷會(huì)降低器件產(chǎn)出和/或可靠性。

發(fā)明內(nèi)容
一個(gè)方面提供了包括電容器和保護(hù)電路的集成電路電源去耦電路。電容器具有第一端子和第二端子。保護(hù)電路包括具有第一導(dǎo)通路徑的第一晶體管和具有第二導(dǎo)通路徑的第二晶體管。第一導(dǎo)通路徑的一個(gè)端子連接到電容器的第一端子，而第一導(dǎo)通路徑的另一個(gè)端子連接到第一電源軌道(rail)。第二導(dǎo)通路徑的一個(gè)端子連接到電容器的第二端子， 而第二導(dǎo)通路徑的另一個(gè)端子連接到不同的第二電源軌道。另一方面提供了集成電路，包括器件襯底和位于該襯底上的有源電路。該有源電路配置成由第一電源軌道和第二電源軌道供電。具有第一端子和第二端子的電容器配置成降低第一和第二電源軌道上的電源噪聲。保護(hù)電路配置成限制通過電容器的電流。該保護(hù)電路包括具有第一導(dǎo)通路徑的第一晶體管和具有第二導(dǎo)通路徑的第二晶體管。第一導(dǎo)通路徑的一個(gè)端子連接到所述第一端子，而第一導(dǎo)通路徑的另一個(gè)端子連接到第一電源軌道。 第二導(dǎo)通路徑的一個(gè)端子連接到所述第二端子，而第二導(dǎo)通路徑的另一個(gè)端子連接到第二電源軌道。又一方面提供了制造集成電路的方法。該方法包括提供襯底并在其上形成有源電路。該有源電路配置成由第一電源軌道和第二電源軌道供電。位于襯底之上的去耦電容器配置成降低第一和第二電源軌道上的電源噪聲。保護(hù)電路位于襯底之上，限制通過電容器的電流。該保護(hù)電路包括具有第一導(dǎo)通路徑的第一晶體管和具有第二導(dǎo)通路徑的第二晶體管。第一導(dǎo)通路徑的一個(gè)端子連接到所述第一端子，而第一導(dǎo)通路徑的另一個(gè)端子連接到第一電源軌道。第二導(dǎo)通路徑的一個(gè)端子連接到所述第二端子，而第二導(dǎo)通路徑的另一個(gè)端子連接到第二電源軌道。


現(xiàn)在聯(lián)系附圖參考以下描述，在附圖中相似的標(biāo)號(hào)指相似的要素，其中圖1給出了本公開內(nèi)容的包括電源去耦電路的多種布置的電子器件，作為例示， 所述電子器件是集成電路(IC)管芯，其中該電源去耦電路包括保護(hù)電路；圖2示出了本公開內(nèi)容的電容器組和保護(hù)電路，例如包括在圖1的去耦電路中的那些；圖3-6示出了近似在各種情況下例如圖2的保護(hù)電路的例示行為的集總元件電路；圖7和8給出了例如圖2的保護(hù)電路的例示電流-電阻特性曲線；圖9給出了例如圖1中所示出的去耦電路的例示實(shí)施方式，包括兩個(gè)保護(hù)電路和一個(gè)去耦電容器陣列；圖IOA示出了去耦電容器陣列的物理布局的例示實(shí)施方式；圖IOB示出了去耦電路的例示實(shí)施方式，包括圖IOA中所示出的電容器陣列和保護(hù)電路的多種布置；以及圖11示出了本公開內(nèi)容用于制造例如圖1的IC管芯的電子器件的方法。
具體實(shí)施方式
利用柵極電介質(zhì)層作為電容器電介質(zhì)，晶體管層處的DECAP單元的缺陷率是相對(duì)低的。這是因?yàn)檫@種去耦電容器是利用與標(biāo)準(zhǔn)CMOS晶體管所用處理相同的處理制造的，其中的晶體管包括高質(zhì)量的柵極電介質(zhì)層。因此，利用這種DECAP的設(shè)計(jì)的產(chǎn)出損失和/或電流泄漏是相對(duì)低的。但是，用于形成基于MiM的DECAP的互連層一般來說更容易受到可能導(dǎo)致MiM DECAP電級(jí)之間的低電阻路徑(在這里有時(shí)候稱為短路)的處理缺陷影響。這些缺陷可能降低利用該MiM DECAP的產(chǎn)品的整體產(chǎn)出及可靠性。通過MiM電容器的短路可能導(dǎo)致電流源節(jié)點(diǎn)和地節(jié)點(diǎn)之間的高電流，由此危害整個(gè)器件的功能。本公開內(nèi)容引入了用于去耦電容器的簡(jiǎn)單而新穎的保護(hù)策略，其有利地顯著減少由于被短路的DECAP所造成的產(chǎn)出損失的危險(xiǎn)。盡管在此所述的實(shí)施方式可以利用任何片上去耦電容器來實(shí)踐，但是，由于MiM電容器相對(duì)于其它可用電容器類型的缺陷性較高，因此其利用MiM DECAP的實(shí)踐可能是特別有利的。本公開內(nèi)容的實(shí)施方式能夠使得可以在例如集成電路的電子器件中使用MiM DECAP，其中，由于可靠性的考慮，這些電子器件以其它方式將是不適合這種MiM電容器的。在此所述的各種實(shí)施方式包括與一個(gè)或多個(gè)MiM電容器一起使用的小型CMOS-兼容保護(hù)電路。該保護(hù)電路減少或消除了以上提到的缺陷的危險(xiǎn)，同時(shí)仍然大大地維持了電容器的去耦效率。在此所述的各種實(shí)施方式的一個(gè)優(yōu)點(diǎn)包括提供抵抗否則會(huì)影響電子器件整體產(chǎn)出和可靠性的潛在缺陷的設(shè)計(jì)魯棒性，同時(shí)仍然提供電源去耦。另一個(gè)優(yōu)點(diǎn)是在此所述的各種實(shí)施方式不需要制造去耦電容器所需的任何特殊的處理或特殊的設(shè)計(jì)工具。圖1示出了根據(jù)本公開內(nèi)容的電子器件100。器件100作為例示是集成電路。器件100包括器件襯底110，有源電路120位于該襯底上。襯底110可以是任何適于制造電子器件的襯底，不作為限制，例如半導(dǎo)體晶片。半導(dǎo)體晶片可以包括例如硅、鍺、GaAs、絕緣體上的半導(dǎo)體、外延層和多晶材料。在一些實(shí)施方式中，襯底可以包括有機(jī)膜，例如有機(jī) FET(oFET)和有機(jī)LED(oLED)的有機(jī)電子器件在其上形成。有源電路意指例如FET、雙極晶體管、電阻器、電容器、電感器等電子元件的任何組合，所述電子元件被配置成通過由電壓源的至少兩種極性(例如Vdd和Vss)提供的電力工作。有源電路不需要為了被認(rèn)為是有源的而實(shí)際供電，而且在其最終配置中不需要為了被認(rèn)為是有源電路而完全互連。有源電路120是由將電力從電源傳導(dǎo)到有源電路120的各個(gè)元件的一個(gè)或多個(gè)電源軌道供電的。不作為限制，一種極性的電力軌道在此可以稱為Vdd，而另一種極性的電力軌道在此可以稱為Vss。在一種非限制性例子中，Vdd可以是正電壓，而Vss可以是地。器件100包括多個(gè)電源去耦電路。嵌入式去耦電路130，例如電容器，位于器件100 中用于有源電路120的區(qū)域中。聯(lián)合的(consolidated)去耦電路140位于器件100的包含有源電路的塊的外部的區(qū)域中，例如器件100的設(shè)計(jì)布局中所謂的“空白處”。轉(zhuǎn)向圖2，所示出的是電源去耦電路200的一種實(shí)施方式。該去耦電路200包括
一個(gè)或多個(gè)電容器210a、210b.....210η，統(tǒng)稱為去耦電容器210，并且當(dāng)不需要進(jìn)一步區(qū)
分時(shí)以單數(shù)形式稱為去耦電容器210。去耦電容器210可以包括可以由用于形成器件100 的處理流形成的任何類型的電容器。該電容器類型包括MiM電容器、柵極電介質(zhì)電容器和DRAM單元存儲(chǔ)電容器。不作為限制，各種實(shí)施方式是參考MiM電容器描述的，同時(shí)認(rèn)識(shí)到本領(lǐng)域技術(shù)人員可以將實(shí)施方式的原理應(yīng)用到其它電容器類型。去耦電容器210經(jīng)節(jié)點(diǎn)A和節(jié)點(diǎn)B連接到保護(hù)電路220。在此，除非另外聲明，術(shù)語“連接到”指導(dǎo)通地耦合。導(dǎo)通地耦合可以是通過導(dǎo)通跡線，例如金屬或多晶硅互連，而且在對(duì)特定設(shè)計(jì)適合的時(shí)候可以包括層間連接(“通路”)。金屬互連可以是例如銅或者鋁線。保護(hù)電路220連到Vdd電壓軌道和Vss電壓軌道。去耦電容器210配置成降低Vdd 和Vss軌道上的電源噪聲，例如，持續(xù)時(shí)間為IOns或更少的相對(duì)于期望電壓電平的瞬間電壓偏離。去耦電容器210具有通常為復(fù)數(shù)的阻抗而且包括電阻分量。電阻分量可以包括從所有源(包括損耗機(jī)制、電介質(zhì)泄漏和去耦電容器210的極板之間的短路)通過去耦電容器 210的電流。一般來說，除了短路之外，通過去耦電容器210的電流可以忽略。但是，當(dāng)去耦電容器210的極板之間的短路使得額外的電流能夠在Vdd和Vss軌道之間流動(dòng)時(shí)，短路可能造成器件100故障或者使用額外的電力。保護(hù)電路200配置成限制Vdd軌道和Vss軌道之間通過去耦電容器210的電流Ileak。 因此，當(dāng)去耦電容器210具有由于短路造成的低電阻時(shí)，保護(hù)電路220可以防止短路導(dǎo)致Vdd 和Vss之間大到足以造成器件100故障的電流。保護(hù)電路220包括第一晶體管230和第二晶體管M0。不作為限制，晶體管230、 240例示為場(chǎng)效應(yīng)晶體管(FET)，并且可以是以互補(bǔ)MOS(CMOS)技術(shù)實(shí)現(xiàn)的多晶硅-氧化物-半導(dǎo)體FET。相關(guān)領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，由在此所述各種實(shí)施方式示例的原理可以利用其它晶體管類型(例如雙極晶體管)實(shí)踐。晶體管230、240包括可控導(dǎo)通路徑。對(duì)于 FET,當(dāng)晶體管接通時(shí)，導(dǎo)通路徑在源極和漏極之間。對(duì)于雙極晶體管，導(dǎo)通路徑在發(fā)射極和集電極之間。在本實(shí)施方式中，第一晶體管230是ρ溝道FET，而第二晶體管240是η溝道FET。 去耦電容器具有第一端子(節(jié)點(diǎn)“Α”)和第二端子(節(jié)點(diǎn)“B”)。第一晶體管230的漏極 (節(jié)點(diǎn)Α)導(dǎo)通地耦合到第二晶體管240的柵極和去耦電容器210的第二端子。第二晶體管 240的漏極(節(jié)點(diǎn)“B”)導(dǎo)通地耦合到第一晶體管230的柵極和去耦電容器210的第一端子。第一晶體管230的源極連接到Vdd軌道，而第二晶體管MO的源極連接到Vss軌道。晶體管230、240可以是傳統(tǒng)的，而且不限于任何特定的柵極寬度、或者柵極長(zhǎng)度或者閾值電壓(Vt)。在一些實(shí)施方式中，晶體管230、240具有由制造技術(shù)提供的低Vt和/或最小溝道長(zhǎng)度，和/或大柵極寬度。這些特征中的一個(gè)或多個(gè)可以有利地將晶體管230J40的電導(dǎo)增加到比其它方式高的電導(dǎo)，提供去耦電容器210更快的充電/放電。所例示的晶體管230J40的配置與傳統(tǒng)的晶體管對(duì)的配置有顯著區(qū)別。例如，在一些傳統(tǒng)情況下，相同類型(例如P溝道)的晶體管對(duì)可以交叉耦合，使得該晶體管對(duì)充當(dāng)雙穩(wěn)態(tài)存儲(chǔ)元件。在此類情況下，兩個(gè)晶體管一般都結(jié)合到單個(gè)電壓軌道，例如vdd。與這種配置相反，本公開內(nèi)容范圍內(nèi)的實(shí)施方式包括不同極性的晶體管，并且每個(gè)晶體管連接到不同的電壓軌道，如圖1中所示出的。圖3給出了示出代表保護(hù)電路220和去耦電容器210的集總元件電路的電路300。 盡管以下描述涉及FET操作的各方面，但相關(guān)領(lǐng)域技術(shù)人員能夠?qū)⑺鲈頂U(kuò)展到雙極器件。
電路300包括分別代表第一晶體管230的導(dǎo)通路徑(溝道電阻)和柵極電容的可變電阻器禮和電容器Cei。電阻器R1代表第一晶體管230的柵極泄漏。電阻器R1連接在 Vdd和節(jié)點(diǎn)A之間，而電容器Cei和電阻器Rgi并聯(lián)連接在Vdd和節(jié)點(diǎn)B之間?？勺冸娮杵?amp; 和電容器Ce2分別代表第二晶體管MO的導(dǎo)通路徑(溝道電阻)和柵極電容。電阻器Re2代表第二晶體管MO的柵極泄漏。電阻器&連接在Vss和節(jié)點(diǎn)B之間， 而電容器Ce2和電阻器Re2并聯(lián)連接在Vss和節(jié)點(diǎn)A之間。電容器C。ap代表去耦電容器210 的電抗阻抗，并且連接在節(jié)點(diǎn)A和節(jié)點(diǎn)B之間。與電容器C。ap并聯(lián)的可變電阻器R。ap代表去耦電容器210的電阻阻抗?？勺冸娮杵鞫Y、&的電阻取決于R。ap的電阻。對(duì)電路300的分析可以通過將通過去耦電容器210的泄漏作為DC泄漏來簡(jiǎn)化。對(duì)于DC，電容器CMiM、Cgi和Ce2可以忽略。在一種情況下，R。ap可以建模為具有大電阻。在此， 為了方便，大電阻可以稱為“準(zhǔn)無限大的”。準(zhǔn)無限大電阻可以是例如大于1ΜΩ，而且可以用符號(hào)表示為R ⑴。圖4示出了用于這種情況的等效集總元件電路。從Vdd到Vss的等效電阻是大約(R^Rg2)和(R2+RG1)的并聯(lián)電阻，例如，i ￡e^(i 1+i G2)|(i 2+i G1)(1)對(duì)于FET，第一和第二晶體管的柵極電介質(zhì)一般是高質(zhì)量的氧化物，因此Rei和Re2 一般較大。因此，不管隊(duì)和&的值是多少，Req較大，而且預(yù)期Vdd和Vss之間的電流較小。在第二種情況下，可以把R。api作短路，例如Rcap^K圖5示出了用于這種情況的等效集總元件電路。從Vdd到Vss的等效電阻是大約(R1I Rg2)和(R2I Rgi)的串聯(lián)組合，例如，^=(^1^)+(^1^)(2)預(yù)期當(dāng)節(jié)點(diǎn)A到節(jié)點(diǎn)B短路時(shí)晶體管230、240都處于關(guān)斷狀態(tài)，因此預(yù)期R1和& 較大。如上所述，Rgi和Re2 —般較大，因此同樣預(yù)期I EQ較大，而且預(yù)期Vdd和Vss之間的電流較小?，F(xiàn)在考慮第三種情況，I 。ap的電阻可以是在短路和開路之間的一個(gè)中間值。圖6示出了表示這種情況的集總元件電路。通常，晶體管230、240將在某種程度上導(dǎo)通，因此R1和 &通常將不是大的。預(yù)期晶體管230、240導(dǎo)通的程度部分地由電阻I 。ap的值來確定。預(yù)期 Vdd和Vss之間的電阻大約是禮、R。ap和&的串聯(lián)組合，例如，Req =R1+Rcap+R2(3)對(duì)于在零和⑴之間的某個(gè)I 。ap值，預(yù)期Vdd和Vss之間的電流比所述第一和第二種情況的大。一般來說，預(yù)期電流具有最大值。圖7示出了代表圖2去耦電路200的例子計(jì)算出的I-R特性曲線700。特性曲線 700的縱軸代表Vdd和Vss之間通過去耦電路200的電流Ileak。橫軸代表Reap從零到準(zhǔn)無限大電阻的值。計(jì)算對(duì)晶體管230、240使用與代表性CMOS處理技術(shù)的最小溝道長(zhǎng)度一致的晶體管參數(shù)值。此類技術(shù)常常提供用于較高Vt和較低Vt的選項(xiàng)。特性曲線700代表較高 Vt的情況，而以下的圖8示出了較低Vt的情況。在圖7中，值710代表對(duì)于Reap = 0情況的去耦電路200的等效電阻。值720代表對(duì)于R。ap ⑴情況的去耦電路200的Vdd和Vss端子之間的等效電阻。在值710、720之間的是值730，在這個(gè)值，Vdd和Vss之間電流達(dá)到最大值。
在這里要指出I-R特性曲線700的幾個(gè)特性。首先，當(dāng)去耦電容器210短路時(shí)和當(dāng)去耦電容器210具有準(zhǔn)無限大電阻時(shí)，通過去耦電路200的電流大約相同。第二，盡管電流對(duì)于某個(gè)電阻值達(dá)到了最大值，但該最大電流比R。ap = 0和R。ap ⑴時(shí)的電流大小于一個(gè)數(shù)量級(jí)。期望這個(gè)值足夠小，使得即使適當(dāng)個(gè)數(shù)的去耦電容器210具有導(dǎo)致最大電流的電阻，也預(yù)期器件100仍然能夠工作。在圖7的圖之后，繼續(xù)參考圖2，當(dāng)Reap的值大時(shí)，Ileak是由晶體管230J40的泄漏 (例如，柵極泄漏)確定的。當(dāng)R。ap的值變小時(shí)，Ileak上升。但是，在某個(gè)值以下，Ileak隨著晶體管230、240開始斷開而減小。當(dāng)在去耦電容器210的極板之間存在理想的短路(R = 0)時(shí)，晶體管230J40的電導(dǎo)低，并且泄漏主要是由晶體管230J40的次閾值泄漏確定的。 預(yù)期特性曲線700依賴于晶體管230、240器件的長(zhǎng)度“L”和寬度“W”及它們的閾值電壓Vt。 當(dāng)器件的Vt的減小時(shí)，預(yù)期在R = 0處的Ileak將較高。另一方面，當(dāng)R。ap ⑴時(shí)，Ileak不認(rèn)為受Vt的影響。不作為理論上的限制，這被認(rèn)為是由于包括從晶體管230J40的柵極到源極和漏極的泄漏在內(nèi)的整個(gè)泄漏通路的特性造成的。預(yù)期這種泄漏對(duì)Vt相對(duì)不敏感。為了示出這點(diǎn)，圖8示出了類似于特性曲線700的特性曲線800。對(duì)于與特性曲線700相同的代表性CMOS處理技術(shù)，對(duì)特性曲線800的計(jì)算同樣使用與具有最小溝道長(zhǎng)度的晶體管230、240 —致的參數(shù)值，但具有較低的\。象前面一樣，值810代表對(duì)于I 。ap = 0 情況的去耦電路200的等效電阻。值820代表對(duì)于Reap ⑴情況的等效去耦電路200的電阻。在值810、820之間的是值830，在這個(gè)值，Vdd和Xss之間的電流達(dá)到最大值。比較特性曲線700、800，在810處(R = 0，較低的Vt)的電流稍高于在710處(R =0，較高的Vt)的電流，并且在830處(較低的Vt)的最大電流顯著大于電流730(較高的 O。相反，在720、820處(Rcap ①)的電流幾乎是相同的。當(dāng)Rcap增加時(shí)，特性曲線700、 800會(huì)聚，當(dāng)R。ap —⑴時(shí)變得基本上不可區(qū)分。因此，當(dāng)R。ap足夠大時(shí)，通過去耦電路200的泄漏電流幾乎獨(dú)立于用于實(shí)現(xiàn)保護(hù)去耦電路200的晶體管的Vt。在一些情況下，由Vdd和Vss之間的晶體管230、240提供的串聯(lián)電阻的存在可以減小去耦電容器210通過例如增加RC延遲來提供降低去耦應(yīng)用中的電源噪聲所必需的電荷的效力。但是，在任何一種典型的系統(tǒng)中，類似于由晶體管230、240所提供的電阻的寄生電阻都以各種電路中的柵極泄漏及在電力傳送網(wǎng)絡(luò)中通過介電層的金屬跡線的泄漏的形式存在。在許多情況下，通過在期望尺寸的去耦電容器210的背景下的模擬和聲音工程判斷來仔細(xì)地評(píng)估去耦電路200的設(shè)計(jì)可能是有利的。在一些實(shí)施方式中，考慮到1)較低Vt的晶體管可以提供比較高Vt晶體管低的串聯(lián)電阻的觀點(diǎn)，及2)由于在大短路電阻值 (Rcap ⑴)時(shí)Vdd-Vss電流(Ileak)對(duì)Vt相對(duì)不敏感的事實(shí)，利用較低Vt的器件來實(shí)現(xiàn)晶體管230、240可能是優(yōu)選的，其中處理技術(shù)提供了選項(xiàng)。轉(zhuǎn)向圖9，電路900示出了一種實(shí)施方式，其中第一保護(hù)電路910和第二保護(hù)電路 920配置成保護(hù)電容器陣列930。保護(hù)電路910、920和電容器陣列930合作以過濾Vdd和Vss 電源軌道上的電源噪聲。圖IOA示出了功能上與電路900相似的線性電容器陣列1010的物理布局的實(shí)施方式。圖IOB示出了布置成形成例示性聯(lián)合的去耦電路140的多個(gè)陣列1010。陣列1010 包括由頂板總線1030和底板總線1040并聯(lián)連接的多個(gè)去耦電容器1020。在多種實(shí)施方式中，頂板總線1030和底板總線1040是在襯底110之上的第一金屬互連層(例如金屬1)中實(shí)現(xiàn)的。去耦電容器1020可以是例如前面所描述過的MiM電容器。一個(gè)保護(hù)電路1050 位于去耦電容器1020陣列的每一端。通路1060將保護(hù)電路1050連接到頂板總線1030，而通路1070將保護(hù)電路1050連接到底板總線1040。頂板觸點(diǎn)1080提供從頂板總線1030到去耦電容器1020頂板層(例如，金屬3)的電連接，而底板觸點(diǎn)1090提供從底板總線1040 到去耦電容器1020底板層(例如，金屬2)的連接。在去耦電容器1020中的一個(gè)在其端子之間具有低電阻連接的情況下，通過頂板總線1030和底板總線1040之間的低電阻連接的存在，保護(hù)電路1050配置成保護(hù)Vdd和Vss 電力軌道。期望兩個(gè)保護(hù)電路1050的存在有利地降低從去耦電容器1020的極板到被陣列 1010保護(hù)的電源軌道的電阻。在多種實(shí)施方式中，多個(gè)保護(hù)電路1050根據(jù)需要配置成并聯(lián)，以便在Vdd和Vss電力軌道與去耦電容器1020之間提供期望的低電阻。在實(shí)踐中，附加保護(hù)電路1050的益處是以器件100上被消耗的附加區(qū)域?yàn)榇鷥r(jià)獲得的，并且可能導(dǎo)致Vdd 和Vss之間的附加泄漏。與去耦電容器的一些傳統(tǒng)實(shí)現(xiàn)方式相反，陣列1010提供了相對(duì)少量(例如，少于大約10個(gè))的去耦電容器1020，這些去耦電容器1020與晶體管(例如位于保護(hù)電路1050 中的晶體管230J40)的導(dǎo)通路徑并聯(lián)連接。這種配置的一個(gè)優(yōu)點(diǎn)是從保護(hù)電路到去耦電容器1020的電阻是有限的，由此限制可能降低去耦電容器1020效力的RC延遲。而且，如果陣列1010中的去耦電容器1020在制造后短路或者在以后發(fā)生故障，則由陣列1010提供的益處可能喪失。因?yàn)樵陉嚵?010中只存在相對(duì)少量的電容器，因此與由剩余陣列1010 提供的相對(duì)于電力噪聲的總體保護(hù)相比，對(duì)電源軌道的相對(duì)于電力噪聲保護(hù)的減少是相對(duì)小的。由于只使用兩個(gè)晶體管導(dǎo)致了保護(hù)電路1050的小尺寸，允許器件100上去耦電容器 1020的數(shù)量相對(duì)于保護(hù)電路1050的數(shù)量的低比率。圖IOB不作為限制地示出了以緊湊布置聚集到一起形成前述聯(lián)合的去耦電路140 的線性陣列1010的多種實(shí)例。如圖1中所示出的，去耦電路140可以有利地布置到器件100 中可用的空白處中。當(dāng)然，單個(gè)去耦電路130，或者比圖IOB中所示出的更小的組，也可以根據(jù)需要以及根據(jù)空間允許布置到器件100的設(shè)計(jì)中，以提供局部化的電力軌道去耦。保護(hù)電路220可以利用這種電容器來定位，以便提供對(duì)抗電容器短路的保護(hù)。在一些實(shí)施方式中，例如去耦電容器210的去耦電容器組可以用在器件100的設(shè)計(jì)中，其中一些組是被保護(hù)電路220保護(hù)的，而一些組未被不保護(hù)。后一類去耦電容器210 在非常陡峭的切換電流的情況下可能是有用的，電容器到電源/地的直接連接可能是更有效的。被保護(hù)和不被保護(hù)的電容器的任何組合都可以根據(jù)期望使用。在一些實(shí)施方式中，頂板總線1030或底板總線1040可以與兩個(gè)或更多個(gè)線性陣列1010或去耦電路140共同配置，并且仍然保留保護(hù)電路的所有優(yōu)點(diǎn)。這種實(shí)施方式提供了簡(jiǎn)化布局并減少物理設(shè)計(jì)面積的可能。轉(zhuǎn)向圖11，所給出的是制造電子器件的例示性方法1100。該方法以步驟1110開始，其中提供電子器件襯底。在這里和權(quán)利要求中，“提供”意味著器件、襯底、結(jié)構(gòu)要素等可以由執(zhí)行所公開方法的個(gè)人或商業(yè)實(shí)體制造，或者由此從除所述個(gè)人或?qū)嶓w的之外的、包括別的個(gè)人或商業(yè)實(shí)體的其它來源獲得。在步驟1120中，有源電路在襯底上形成。在步驟1130中，有源電路配置成由第一電源軌道和第二電源軌道(例如Vdd和Vss)供電。在步驟1140中，去耦電容器定位到襯底上，以便減少第一和第二電源軌道上的電源噪聲。例如，電容器的一個(gè)端子可以連接成使得電容器可以充當(dāng)短時(shí)間的電荷源或者接收器，以便減小電源軌道上的切換噪聲。在步驟1150中，保護(hù)電路定位到襯底上并且配置成限制通過去耦電容器的電流。 該保護(hù)電路可以是例如采用FET或者雙極晶體管的保護(hù)電路220。保護(hù)電路包括具有第一導(dǎo)通路徑的第一晶體管。該第一導(dǎo)通路徑的一個(gè)端子連接到電容器的第一端子，而第一導(dǎo)通路徑的另一個(gè)端子連接到第一電源軌道。第二晶體管具有第二導(dǎo)通路徑。該第二導(dǎo)通路徑的一個(gè)端子連接到電容器的第二端子，而第二導(dǎo)通路徑的另一個(gè)端子連接到第二電源軌道。在使用FET晶體管的情況下，對(duì)于組成保護(hù)電路的晶體管，柵極長(zhǎng)度和寬帶及Vt的任何組合都可以使用。與本申請(qǐng)相關(guān)的本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，可以對(duì)所述實(shí)施方式進(jìn)行其它和進(jìn)一步的添加、刪除、替換和修改。
權(quán)利要求
1.一種集成電路電源去耦電路，包括 具有第一端子和第二端子的電容器；以及保護(hù)電路，包括具有第一導(dǎo)通路徑的第一晶體管，所述第一導(dǎo)通路徑的一個(gè)端子連接到所述第一端子，而所述第一導(dǎo)通路徑的另一個(gè)端子連接到第一電源軌道；以及具有第二導(dǎo)通路徑的第二晶體管，所述第二導(dǎo)通路徑的一個(gè)端子連接到所述第二端子，而所述第二導(dǎo)通路徑的另一個(gè)端子連接到不同的第二電源軌道。
2.如權(quán)利要求1所述的去耦電路，其中所述第一晶體管是具有第一源極、第一柵極和第一漏極的P溝道FET，而所述第二晶體管是具有第二源極、第二柵極和第二漏極的η溝道 FET，并且所述第一柵極導(dǎo)通地耦合到所述第二漏極和所述電容器的所述第二端子，而所述第二柵極導(dǎo)通地耦合到所述第一漏極和所述電容器的所述第一端子。
3.如權(quán)利要求1所述的去耦電路，其中所述第一電源軌道和所述第二電源軌道是包括較高Vt的FET和較低Vt的FET的集成電路的電源軌道，并且所述第一晶體管和所述第二晶體管是較低Vt的FET。
4.如權(quán)利要求1所述的去耦電路，其中所述第一電源軌道和所述第二電源軌道之間通過所述保護(hù)電路的電流具有在所述電容器的低電阻和所述電容器的高電阻之間呈現(xiàn)局部最大值的相關(guān)電流特性。
5.一種集成電路，包括 器件襯底；有源電路，位于所述襯底之上并且配置成由第一電源軌道和第二電源軌道供電； 具有第一端子和第二端子的電容器，配置成減少所述第一電源軌道和所述第二電源軌道上的電源噪聲；以及保護(hù)電路，配置成限制通過所述電容器的電流，所述保護(hù)電路包括 具有第一導(dǎo)通路徑的第一晶體管，所述第一導(dǎo)通路徑的一個(gè)端子連接到所述第一端子，而所述第一導(dǎo)通路徑的另一個(gè)端子連接到所述第一電源軌道；以及具有第二導(dǎo)通路徑的第二晶體管，所述第二導(dǎo)通路徑的一個(gè)端子連接到所述第二端子，而所述第二導(dǎo)通路徑的另一個(gè)端子連接到所述第二電源軌道。
6.如權(quán)利要求5所述的集成電路，其中所述第一晶體管是具有第一源極、第一柵極和第一漏極的P溝道FET，而所述第二晶體管是具有第二源極、第二柵極和第二漏極的η溝道 FET，并且所述第一柵極導(dǎo)通地耦合到所述第二漏極和所述電容器的所述第二端子，而所述第二柵極導(dǎo)通地耦合到所述第一漏極和所述電容器的所述第一端子。
7.如權(quán)利要求5所述的集成電路，其中所述電容器是多個(gè)并聯(lián)連接電容器的線性陣列中的一個(gè)，并且所述保護(hù)電路是位于所述線性陣列的第一端的第一保護(hù)電路，而且該集成電路還包括位于所述線性陣列的第二端的第二保護(hù)電路。
8.—種制造集成電路的方法，包括 提供襯底；在所述襯底上形成有源電路；將所述有源電路配置成由第一電源軌道和第二電源軌道供電； 配置位于所述襯底上的去耦電容器，以過濾所述第一電源軌道和所述第二電源軌道上的電源噪聲；以及在所述襯底上定位保護(hù)電路，該保護(hù)電路配置成限制通過所述電容器的電流，所述保護(hù)電路包括具有第一導(dǎo)通路徑的第一晶體管，所述第一導(dǎo)通路徑的一個(gè)端子連接到所述電容器的第一端子，而所述第一導(dǎo)通路徑的另一個(gè)端子連接到所述第一電源軌道；以及具有第二導(dǎo)通路徑的第二晶體管，所述第二導(dǎo)通路徑的一個(gè)端子連接到所述電容器的第二端子，而所述第二導(dǎo)通路徑的另一個(gè)端子連接到所述第二電源軌道。
9.如權(quán)利要求8所述的方法，其中所述第一晶體管是具有第一源極、第一柵極和第一漏極的P溝道FET，而所述第二晶體管是具有第二源極、第二柵極和第二漏極的η溝道FET， 并且所述第一柵極導(dǎo)通地耦合到所述第二漏極和所述電容器的所述第二端子，而所述第二柵極導(dǎo)通地耦合到所述第一漏極和所述電容器的所述第一端子。
10.如權(quán)利要求8所述的方法，其中所述第一晶體管和所述第二晶體管是雙極晶體管。
全文摘要
本發(fā)明涉及實(shí)現(xiàn)基于MiM的去耦電容器的缺陷避免技術(shù)。一種集成電路電源去耦電路包括電容器和保護(hù)電路。電容器具有第一端子和第二端子。保護(hù)電路包括具有第一導(dǎo)通路徑的第一晶體管和具有第二導(dǎo)通路徑的第二晶體管。第一導(dǎo)通路徑的一個(gè)端子連接到電容器的第一端子，而第一導(dǎo)通路徑的另一個(gè)端子連接到第一電源軌道。第二導(dǎo)通路徑的一個(gè)端子連接到電容器的第二端子，而第二導(dǎo)通路徑的另一個(gè)端子連接到第二電源軌道。
文檔編號(hào)H01L27/02GK102339824SQ20111019792
公開日2012年2月1日 申請(qǐng)日期2011年7月15日 優(yōu)先權(quán)日2010年7月19日
發(fā)明者拉納思·溫卡特拉曼, 魯格羅·卡斯塔格內(nèi)蒂 申請(qǐng)人:Lsi公司