專利名稱：去耦電容器及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件及制造方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)中的供電線路供應(yīng)電流用于對(duì)IC中的有源和無(wú)源器件進(jìn)行充電和放電。例如，當(dāng)時(shí)鐘進(jìn)行轉(zhuǎn)換時(shí)，數(shù)字互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路牽引電流。在電路運(yùn)行期間，供電線路供應(yīng)相對(duì)高強(qiáng)度的瞬變電流，這能夠使供電線路產(chǎn)生電壓噪音。當(dāng)瞬變電流的波動(dòng)時(shí)間較短時(shí)或者其寄生電感或寄生電阻較大時(shí)，供電線路的電壓將產(chǎn)生波動(dòng)。IC的工作頻率可以是數(shù)百兆赫茲(MHz)到數(shù)千兆赫茲(GHz)的數(shù)量級(jí)。在這樣的電路中，時(shí)鐘信號(hào)的上升時(shí)間是非常短的，所以供電線路中的電壓波動(dòng)可能是非常大的。給電路供電的供電線路中的不期望的電壓波動(dòng)能夠?qū)е缕鋬?nèi)部信號(hào)產(chǎn)生噪音并降低噪音容限。噪音容限的降低能夠降低電路可靠性或者甚至導(dǎo)致電路失效。為了減小供電線路中的電壓波動(dòng)的幅度，通常在不同的供電線路的終端之間或者在供電線路和接地線之間使用濾波或去耦電容器。去耦電容器充當(dāng)電荷儲(chǔ)存器，對(duì)電路額外供應(yīng)電流以防止供給電壓的瞬間降低。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)中存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種結(jié)構(gòu)，包括:半導(dǎo)體襯底，具有:至少兩個(gè)有源區(qū)，每一個(gè)都具有至少一個(gè)有源器件，所述有源器件包括柵電極層，以及淺溝槽隔離(STI)區(qū)，位于所述有源區(qū)之間；以及去耦電容器，包括:第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，形成在所述STI區(qū)上方的同一柵電極層中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案未與所述至少一個(gè)有源器件中的任何有源器件連接，所述第一偽導(dǎo)電圖案與具有第一電位的電源連接，所述第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及介電材料，位于所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案之間。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案與VDD連接。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案與VDD連接，其中，所述第二偽導(dǎo)電圖案與VSS連接。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案與VDD連接，其中，所述第一偽導(dǎo)電圖案經(jīng)由第一接觸通孔與導(dǎo)線層中的VDD總線連接，以及所述第二偽導(dǎo)電圖案經(jīng)由第二接觸通孔與導(dǎo)線層中的VSS總線連接。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案與VDD連接，其中，所述第一偽導(dǎo)電圖案經(jīng)由第一接觸通孔與導(dǎo)線層中的VDD總線連接，以及所述第二偽導(dǎo)電圖案經(jīng)由第二接觸通孔與導(dǎo)線層中的VSS總線連接，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案的每一個(gè)都幾乎延伸所述VDD總線和所述VSS總線之間的距離。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案是線段，每一個(gè)的長(zhǎng)度都大于所述有源區(qū)的寬度。在上述結(jié)構(gòu)中，其中，每個(gè)有源區(qū)具有至少一個(gè)柵電極，每個(gè)柵電極具有柵極寬度，并且所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案每一個(gè)都長(zhǎng)于所述柵極寬度。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案由多晶硅形成。在上述結(jié)構(gòu)中，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案由金屬柵極材料形成。在上述結(jié)構(gòu)中，其中，所述至少一個(gè)有源器件是MOSFET。在上述結(jié)構(gòu)中，其中，所述至少一個(gè)有源器件是雙極結(jié)型晶體管。根據(jù)本發(fā)明的另一方面，還提供了一種方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有至少兩個(gè)有源區(qū)以及位于所述有源區(qū)之間的淺溝槽隔離(STI)區(qū)；在所述襯底上方形成單柵電極層，所述柵電極層具有:至少一個(gè)柵電極，位于所述至少兩個(gè)有源區(qū)中的每一個(gè)的上方，以及第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，位于所述STI區(qū)上方，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案未與所述至少一個(gè)有源器件中的任何有源器件連接，所述第一偽導(dǎo)電圖案與具有第一電位的電源連接，所述第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及在所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案之間提供介電材料，從而形成去耦電容器。在上述方法中，進(jìn)一步包括經(jīng)由第一接觸通孔將所述第一偽導(dǎo)電圖案連接至導(dǎo)線層中的VDD總線，以及經(jīng)由第二接觸通孔將所述第二偽導(dǎo)電圖案連接至所述導(dǎo)線層中的VSS總線。在上述方法中，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案是線段，每一個(gè)的長(zhǎng)度都大于所述有源區(qū)的寬度。在上述方法中，其中，每一個(gè)有源區(qū)具有至少一個(gè)柵電極，每一個(gè)柵電極具有柵極寬度，并且所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案每一個(gè)都長(zhǎng)于所述柵極寬度。在上述方法中，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案由多晶硅或金屬柵極材料形成。根據(jù)本發(fā)明的又一方面，還提供了一種結(jié)構(gòu)，包括:半導(dǎo)體襯底，具有:至少兩個(gè)有源區(qū)，每一個(gè)具有至少一個(gè)有源器件，所述有源器件包括多晶硅層，以及淺溝槽隔離(STI)區(qū)，位于所述有源區(qū)之間；以及去耦電容器，包括:第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，形成在所述STI區(qū)上方的同一多晶硅層中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案未與所述至少一個(gè)有源器件中的任何有源器件連接，所述第一偽導(dǎo)電圖案與具有第一電位的電源連接，所述第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及介電材料，位于所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案之間。在上述結(jié)構(gòu)中，其中:每一個(gè)有源區(qū)具有金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET);以及每一個(gè)MOSFET的柵電極形成在所述多晶硅層中。
在上述結(jié)構(gòu)中，其中:每一個(gè)有源區(qū)具有雙極結(jié)型晶體管(BJT);以及所述BJT的發(fā)射極形成在所述多晶硅層中。在上述結(jié)構(gòu)中，其中:每一個(gè)有源區(qū)具有雙極結(jié)型晶體管(BJT);以及所述BJT的發(fā)射極形成在所述多晶硅層中，其中，所述多晶硅層在所述發(fā)射極區(qū)中是摻雜的。


圖1是在金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)之間具有去耦電容器的IC的一部分的示意性平面圖。圖2是沿著圖1的剖面線2-2獲得的圖1的器件的橫截面?zhèn)纫晥D。圖3是在雙極結(jié)型晶體管(BJT)之間具有去耦電容器的IC的一部分的示意性平面圖。圖4是用于提供應(yīng)用形成去耦電容器的單元庫(kù)的EDA工具的計(jì)算機(jī)系統(tǒng)的框圖。圖5是在金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)之間具有另外的去耦電容的IC的一部分的示意性平面圖。
具體實(shí)施例方式預(yù)期結(jié)合附圖一起閱讀示例性實(shí)施例的本說(shuō)明書(shū)，所述附圖被視為整個(gè)書(shū)面說(shuō)明書(shū)的一部分。在該說(shuō)明書(shū)中，相對(duì)術(shù)語(yǔ)諸如“下”、“上”、“水平”、“垂直”、“在…上方”、“在…下方”、“向上”、“向下”、“頂部”和“底部”及其派生詞(例如，“水平地”、“向下地”、“向上地”等)應(yīng)被解釋為是指如隨后所述的或者如正在討論中的附圖所示的方位。這些相對(duì)術(shù)語(yǔ)用于便于描述的目的，并且不需要在特定的方位上構(gòu)造或者操作裝置。除非另有明確描述，關(guān)于接合、連接等的術(shù)語(yǔ)，諸如“連接”和“互連”，是指其中結(jié)構(gòu)直接地或者通過(guò)中間結(jié)構(gòu)間接地固定或者接合至另一結(jié)構(gòu)的關(guān)系，以及二者都是可移動(dòng)的或者剛性的接合或關(guān)系。對(duì)于諸如臨界尺寸(CD)為32nm或更小的先進(jìn)技術(shù)而言，可以采用更嚴(yán)格的設(shè)計(jì)規(guī)則來(lái)改進(jìn)高合格率。常用的一個(gè)設(shè)計(jì)規(guī)則是使用“多晶硅密度”規(guī)則?！岸嗑Ч杳芏取笔侵笘烹姌O層材料的面積與總IC面積的比值。已確定在整個(gè)IC保持至少最小閾值的多晶硅密度有助于防止隨后沉積的互連層的凹陷和侵蝕。不管柵電極層是由多晶硅還是由高k金屬柵極材料形成的，都要遵守多晶硅密度設(shè)計(jì)原則。在下面的描述中，除非明確表示是指半導(dǎo)體外，提及的“多晶硅層材料”是指任何柵電極層材料，不論是多晶硅還是金屬。在許多情況下，與滿足多晶硅密度設(shè)計(jì)規(guī)則的面積相比，在柵電極層中被柵極和/或電容器電極占據(jù)的面積相對(duì)較小。為了滿足設(shè)計(jì)規(guī)則，插入偽多晶硅層材料。偽多晶硅層材料不是IC的任何有源器件的一部分，或者與IC的任何有源器件不相連接，并且也不執(zhí)行任何邏輯功能。偽多晶硅層圖案可以位于例如靠近有源區(qū)的淺溝槽隔離(STI)區(qū)上。為滿足多晶硅密度設(shè)計(jì)規(guī)則而添加偽多晶硅層材料能夠有助于多晶硅柵極光刻，并且還有助于邊緣指形結(jié)構(gòu)源極/漏極(S/D)區(qū)避免形成不正常的外延材料。對(duì)于模擬或者數(shù)字電路而言，可以將偽多晶硅圖案放置在STI區(qū)上方。
下面所述的實(shí)施例應(yīng)用STI上的偽多晶硅圖案在有源器件之間形成金屬-氧化物-金屬(MOX)去耦電容器。因此，偽圖案用于雙重目的。除了滿足多晶硅密度設(shè)計(jì)規(guī)則夕卜，偽圖案形成邊緣型(fringe-type)去耦電容器。如果設(shè)計(jì)已經(jīng)包括了偽導(dǎo)體圖案，則不需要用另外的去耦電容器圖案占據(jù)大的芯片面積，反之亦然。圖1和圖2示出了具有去耦電容器結(jié)構(gòu)135的IC100的一個(gè)實(shí)例。該IC包括半導(dǎo)體襯底103。襯底103可以是例如硅襯底；III_V族化合物襯底；硅/鍺(SiGe)襯底；絕緣體上硅(SOI)襯底；諸如液晶顯示器(IXD)、等離子體顯示器和電致發(fā)光(EL)燈顯示器的顯示襯底；或者發(fā)光二級(jí)管(LED)襯底。在一些實(shí)施例中，在介電層170的下方形成至少一個(gè)晶體管115、二極管、器件、電路或其他半導(dǎo)體結(jié)構(gòu)或它們的各種組合(未示出)，并且使它們彼此電連接。雖然圖1和圖2示出了晶體管115，但是去耦電容器135和136可以被配置和類似地用于二極管或其他器件。
圖2示出了前道工序(FEOL)加工完成時(shí)的結(jié)構(gòu)，直到第一金屬層(Ml) 165。本領(lǐng)域普通技術(shù)人員理解隨后在后道工序(BEOL)加工期間形成另外的互連層。為清楚起見(jiàn)，在圖1和圖2中省略掉這些另外的BEOL層。而且，雖然圖1和圖2示出了在Ml層中將偽導(dǎo)體130連接至VDD總線140以及將偽導(dǎo)體131連接至VSS總線141的互連，但是本領(lǐng)域普通技術(shù)人員能夠很容易地在M2、M3或其他互連層中形成類似的連接。圖2示出了 P M0SFET115的橫截面。該IC包括至少兩個(gè)有源區(qū)110，每一個(gè)具有至少一個(gè)包括柵電極層120的有源器件115。在有源區(qū)110之間提供淺溝槽隔離(STI)區(qū)105。每一個(gè)PMOS 115具有N阱101，其中N阱被STI區(qū)105分開(kāi)。通過(guò)注入P+雜質(zhì)(例如，硼)在襯底中形成一對(duì)源極/漏極區(qū)110。每一個(gè)N MOSFET 116具有P阱，其中通過(guò)注AN+雜質(zhì)(例如，磷)形成源極/漏極區(qū)110。在源極/漏極區(qū)110之間以及在源極/漏極區(qū)110上方形成薄的柵極絕緣層(未示出)。在一些實(shí)施例中，提供了氧化硅柵極絕緣層。在其他實(shí)施例中，絕緣層包含高K電介質(zhì)，諸如但不限于基于鉿的氧化物、基于鉿的氮氧化物、或氮氧鉿硅、硅酸鉿、硅酸鋯、二氧化鉿和二氧化鋯。高k介電層可以包括二元或三元高k膜，諸如Hf0、La0、A10、Zr0、Ti0、Ta2O5, Y2O3> STO, BTO, BaZrO, HfZrO, HfLaO, HfTaO, HfTiO、它們的組合、或其他合適的材料?？蛇x地，高k介電層111可以可選地包括硅酸鹽，諸如HfSiO、LaSiO、AlSiO、它們的組合?？梢圆捎迷訉映练e來(lái)沉積絕緣層。然后在柵極絕緣層上方在源極/漏極區(qū)110之間以及在源極/漏極區(qū)110上方形成柵電極120。柵電極120可以包含多晶硅、或金屬、或諸如但不限于氮化鈦、氮化鉭、或氮化鋁的合金。在形成柵電極120的同時(shí)，在STI區(qū)105上方在相同的柵電極層中形成偽導(dǎo)體圖案130、131?？梢允褂脠D案化柵電極120的相同光掩模方便地圖案化偽導(dǎo)體130、131，而不需向制造工藝中添加任何步驟或光刻膠。在一些實(shí)施例中，偽導(dǎo)體圖案130、131是伸長(zhǎng)的線段。介電材料170填充偽導(dǎo)體130、131之間的間隔。介電材料170可以包括一個(gè)或多個(gè)相同或者不同的介電材料層。例如，介電材料170可以包括在襯底103和柵電極120上方相繼形成的兩層。這兩層可以包括:諸如氮化硅(SiN)或氮碳化硅的鈍化層(未示出)和諸如氮氧化硅的介電層(未示出)或介電常數(shù)為約3.5或以下的低k介電材料，諸如來(lái)自MidlandMI的Dow Chemical C0.(道化學(xué)公司)的“SiLKTM”電介質(zhì)，或來(lái)自CA Santa Clara的應(yīng)用材料公司(Applied Materials Corp.)的“Black DiamondTM^ 電介質(zhì)。
每對(duì)鄰近的偽導(dǎo)體圖案130、131和它們之間的介電材料170形成去耦電容器135，示意性地示出在圖1和圖2中。去耦電容器135由彼此面對(duì)的導(dǎo)體130和131的側(cè)邊之間的邊緣電容提供。因此，去耦電容器135的電容取決于柵電極層130、131的厚度、偽導(dǎo)體130、131的重疊部分的長(zhǎng)度、導(dǎo)體130、131的鄰近邊緣之間的距離和介電材料170的介電常數(shù)。每一個(gè)去耦電容器具有長(zhǎng)度L，該長(zhǎng)度L大于有源區(qū)110的寬度W。在一些實(shí)施例中，第一導(dǎo)電圖案和第二導(dǎo)電圖案延伸VDD總線和VSS總線之間的幾乎整個(gè)距離，最大化去耦電容。每個(gè)柵電極具有柵極寬度GW，并且第一偽導(dǎo)體圖案和第二偽導(dǎo)體圖案130、131每一個(gè)都比柵極寬度GW長(zhǎng)。形成用于互連互連層中的源極/漏極區(qū)110的接觸通孔150。在偽導(dǎo)體130、131的每一個(gè)的一端也形成接觸通孔150。在一些實(shí)施例中，對(duì)接觸通孔進(jìn)行布置，以使用于導(dǎo)體130的接觸通孔150位于該導(dǎo)體更接近于VDD總線140的端部，以及用于導(dǎo)體131的接觸通孔150位于該導(dǎo)體更接近于VSS總線141的端部。為了形成接觸件，在介電材料170中形成接觸開(kāi)口，并且通過(guò)濺射沉積、蒸發(fā)或化學(xué)汽相沉積(CVD)沉積諸如鎢的金屬。如圖1中所示，在Ml層中提供電源(VDD)總線140和接地(VSS)總線141。Ml層中的線段165將偽導(dǎo)體130的接觸通孔150連接至電源總線140并將偽導(dǎo)體131的接觸通孔150連接至接地總線141。因此，將第一偽導(dǎo)電圖案130連接至具有第一電位的電源，并且將第二偽導(dǎo)電圖案連接至具有第二電位的電源。圖3示出了 IC 200的另一個(gè)實(shí)例，其中至少一個(gè)有源器件是雙極結(jié)型晶體管(BJT) 215。BJT 215包括三個(gè)不同摻雜的半導(dǎo)體區(qū)(發(fā)射極220、基極區(qū)221和集電極區(qū)222)。在一些實(shí)施例中，發(fā)射極220、基極區(qū)221和集電極區(qū)222分別是p型、η型和p型，形成PNP晶體管。在其他實(shí)施例中，發(fā)射極、基極區(qū)和集電極區(qū)分別是η型、P型和η型，形成NPN晶體管。可以在多晶硅層中形成發(fā)射極區(qū)220。對(duì)于PNP晶體管，用硼或的另一 P型摻雜劑注入(或者原位摻雜)多晶硅層的發(fā)射極區(qū)220，或者對(duì)于NPN晶體管，用砷或另一 η型摻雜劑注入多晶硅層的發(fā)射極區(qū)220。在形成發(fā)射極220的同時(shí)，在STI區(qū)105上方在相同的多晶硅層中形成偽導(dǎo)體圖案130、131?？梢苑奖愕夭捎脠D案化發(fā)射極220的相同光掩模來(lái)圖案化偽導(dǎo)體130、131，而不需對(duì)制造工藝添加任何步驟或光掩模。在一些實(shí)施例中，偽導(dǎo)體圖案130、131是伸長(zhǎng)的線段。介電材料170填充偽導(dǎo)體130、131之間的間隔。介電材料170可以包括一個(gè)或多個(gè)相同或不同的介電材料層。例如，介電材料170可以包括上面參考圖1和圖2的實(shí)施例所述的任何介電材料。每對(duì)相鄰的偽導(dǎo)體圖案130、131和它們之間的介電材料170形成去耦電容器135，示意性地示出在圖3中。通過(guò)彼此面對(duì)的導(dǎo)體130和131的側(cè)邊之間的邊緣電容提供去耦電容器135。雖然在上面使用多晶硅層中的偽導(dǎo)電圖案在MOSFET之間以NMOS、PMOS或CMOS工藝或者在BJT之間以雙極工藝形成去耦電容器來(lái)描述實(shí)例，但是在MOSFET和BJT之間以BiCMOS工藝可以使用相同的去耦電容器。在BiCMOS工藝中，相同的多晶硅層可以提供MOSFET中的柵電極、偽導(dǎo)體和去耦電容器以及用于BJT的發(fā)射極區(qū)、偽導(dǎo)體和去耦電容器。圖4示出了對(duì)用于結(jié)合上面所述的去耦電容器的標(biāo)準(zhǔn)單元庫(kù)的修改。本文中，術(shù)語(yǔ)“標(biāo)準(zhǔn)單元”是指單元的屬性是與電子設(shè)計(jì)自動(dòng)化(EDA)工具一起使用的可選的、可重復(fù)使用的裝置，而不意味著對(duì)單元設(shè)計(jì)是否是常規(guī)的或者是將來(lái)開(kāi)發(fā)的單元的任何限制。編程處理器420被配置用于操作EDA工具422。處理器420可以是通過(guò)用存儲(chǔ)在永久性可機(jī)讀存儲(chǔ)介質(zhì)412中的專用計(jì)算機(jī)程序指令416編程而配置的例如通用計(jì)算機(jī)或者嵌入式處理器。EDA工具422可以包括例如尤其用于邏輯合成、布局和布線、設(shè)計(jì)規(guī)則檢查和布局與原理圖比較的工具。介質(zhì)還包括其他數(shù)據(jù)414，包括但不限于設(shè)計(jì)規(guī)則數(shù)據(jù)。例如，EDA工具可以使用下列模塊的組合:邏輯合成、行為合成、布局和布線、靜態(tài)時(shí)序分析、形式驗(yàn)證、HDL (SystemC、Systemverilog/Verilog, VHDL)模擬器以及晶體管級(jí)電路模擬。這些系統(tǒng)可以包括物理實(shí)施/驗(yàn)證工具，例如，Synopsys (Mountain View, CA)的IC編譯器或者 IC驗(yàn)證器、Cadence Design Systems, Inc.(San Jose, CA)的 Cadence 系統(tǒng)開(kāi)發(fā)套件(例如，SoC Encounter, Cadence 物理驗(yàn)證系統(tǒng))和 Mentor Graphics (ffilsonville,OR)的 “CALIBRE INR0UTE”。用集成電路(IC)單元庫(kù)400對(duì)永久性計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)412進(jìn)行編碼。單元庫(kù)400包括多個(gè)單元,包括但不限于所示的單元402、404、406、408、410。許多其他類型的單元對(duì)于本領(lǐng)域技術(shù)人員是已知的，并且為了簡(jiǎn)明起見(jiàn)未作描述。每個(gè)單元包括配置電子設(shè)計(jì)自動(dòng)化工具422以生成IC元件的布局的數(shù)據(jù)。單元庫(kù)可以包括用于MOSFET 402和BTJ 406中的每一個(gè)的一個(gè)或多個(gè)標(biāo)準(zhǔn)單元。在一些實(shí)施例中，單元410實(shí)現(xiàn)了在STI區(qū)105上方在彼此相同的多晶硅層中使用一對(duì)偽導(dǎo)體130、131的邊緣電容形成去耦電容器。在一些實(shí)施例中，一個(gè)或多個(gè)單元實(shí)現(xiàn)了限定具有至少一個(gè)與其鄰近的去耦電容器的晶體管。在一些實(shí)施例中，單元限定半導(dǎo)體襯底103具有:至少一個(gè)有源區(qū)，該有源區(qū)具有至少一個(gè)包括多晶硅層120、220的有源器件115、215 ;和鄰近有源區(qū)的淺溝槽隔離(STI)區(qū)105 ;以及去耦電容器135。如果單元是M0SFET，則多晶硅層是柵電極層。如果單元是BJT，則多晶硅層是發(fā)射極層。去耦電容器包含在STI區(qū)105上方在相同的多晶硅層120中形成的第一和第二偽導(dǎo)電圖案130、131。第一和第二偽導(dǎo)電區(qū)130、131未與至少一個(gè)有源器件中的任何有源器件連接。第一偽導(dǎo)電圖案130與具有第一電位的電源連接，以及第二偽導(dǎo)電圖案與具有第二電位的電源連接。介電材料位于第一和第二偽導(dǎo)電圖案之間。第一偽導(dǎo)電圖案130經(jīng)由第一接觸通孔與導(dǎo)線層中的電源總線連接，以及第二偽導(dǎo)電圖案131經(jīng)由第二接觸通孔與導(dǎo)線層中的接地總線連接。改變第一和第二偽導(dǎo)電圖案130、131的尺寸，以使IC的多晶硅密度大于或者等于目標(biāo)多晶硅密度。圖5示出了具有可選的另外的去耦電容的與圖1的實(shí)施例類似的MOSFET實(shí)施例。代替將方形或者圓形接觸件150用于源極/漏極區(qū)110，在源極/漏極注入?yún)^(qū)上提供伸長(zhǎng)的槽狀接觸件550。伸長(zhǎng)的槽狀接觸件550在源極/漏極槽狀接觸件和鄰近的偽導(dǎo)體之間提供另外的去耦電容。在上面描述的實(shí)例中在鄰近的晶體管之間增加去耦電容。在其他實(shí)施例中，去耦電容器可以位于其他類型的器件(諸如但不限于有源區(qū)電阻器和二極管)之間。本文所述的去耦電容器可以與各種功能電路元件(包括數(shù)字和/或模擬電路)結(jié)合使用。通過(guò)使用已經(jīng)包括在布局中的偽導(dǎo)體提供去耦電容器，本文所述的結(jié)構(gòu)和方法可以節(jié)省大量的IC面積，其可以用來(lái)增加其他功能或多余的單元。對(duì)于一些設(shè)計(jì)，面積節(jié)省可以是約4.5%。在一些實(shí)施例中，結(jié)構(gòu)包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有至少兩個(gè)有源區(qū)，每個(gè)有源區(qū)具有至少一個(gè)有源器件，該有源器件包括柵電極層；以及位于有源區(qū)之間的淺溝槽隔離(STI)區(qū)。去耦電容器包括在STI區(qū)上方的同一柵電極層中形成的第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案。第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案未與至少一個(gè)有源器件中的任何有源器件連接。第一偽導(dǎo)電圖案與具有第一電位的電源連接。第二偽導(dǎo)電圖案與具有第二電位的電源連接。在第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案之間提供介電材料。在一些實(shí)施例中，結(jié)構(gòu)包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有至少兩個(gè)有源區(qū)，以及位于有源區(qū)之間的淺溝槽隔離(STI)區(qū)。每個(gè)有源區(qū)具有至少一個(gè)有源器件，該有源器件包括多晶硅層。去耦電容器包括在STI區(qū)上方的同一多晶硅層中形成的第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案。第一偽導(dǎo)電圖案和第二偽導(dǎo)電區(qū)未與至少一個(gè)有源器件中的任何有源器件連接。第一偽導(dǎo)電圖案與具有第一電位的電源連接。第二偽導(dǎo)電圖案與具有第二電位的電源連接。在第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案之間提供介電材料。在一些實(shí)施例中，一種方法包括:(a)提供半導(dǎo)體襯底，該半導(dǎo)體襯底具有至少兩個(gè)有源區(qū)和位于有源區(qū)之間的淺溝槽隔離(STI)區(qū)；(b)在襯底上方形成單柵電極層，該柵電極層具有:位于至少兩個(gè)有源區(qū)中的每一個(gè)上方的至少一個(gè)柵電極，以及位于STI區(qū)上方的第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案未與至少一個(gè)有源器件中的任何有源器件連接，第一偽導(dǎo)電圖案與具有第一電位的電源連接，第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及(C)在第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案之間提供介電材料，從而形成去耦電容器。雖然依據(jù)示例性實(shí)施例描述了主旨，但本發(fā)明不限于此。而且，附隨的權(quán)利要求應(yīng)按廣義解釋，包括本領(lǐng)域技術(shù)人員可以制造的其他變體和實(shí)施例。
權(quán)利要求
1.一種結(jié)構(gòu)，包括: 半導(dǎo)體襯底，具有: 至少兩個(gè)有源區(qū)，每一個(gè)都具有至少一個(gè)有源器件，所述有源器件包括柵電極層，以及 淺溝槽隔離(STI)區(qū)，位于所述有源區(qū)之間；以及 去率禹電容器，包括: 第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，形成在所述STI區(qū)上方的同一柵電極層中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案未與所述至少一個(gè)有源器件中的任何有源器件連接，所述第一偽導(dǎo)電圖案與具有第一電位的電源連接，所述第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及 介電材料，位于所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案之間。
2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其中，所述第一偽導(dǎo)電圖案與VDD連接。
3.根據(jù)權(quán)利要求2所述的結(jié)構(gòu)，其中，所述第二偽導(dǎo)電圖案與VSS連接。
4.根據(jù)權(quán) 利要求2所述的結(jié)構(gòu)，其中，所述第一偽導(dǎo)電圖案經(jīng)由第一接觸通孔與導(dǎo)線層中的VDD總線連接，以及所述第二偽導(dǎo)電圖案經(jīng)由第二接觸通孔與導(dǎo)線層中的VSS總線連接。
5.一種方法，包括: 提供半導(dǎo)體襯底，所述半導(dǎo)體襯底具有至少兩個(gè)有源區(qū)以及位于所述有源區(qū)之間的淺溝槽隔離(STI)區(qū)； 在所述襯底上方形成單柵電極層，所述柵電極層具有: 至少一個(gè)柵電極，位于所述至少兩個(gè)有源區(qū)中的每一個(gè)的上方，以及第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，位于所述STI區(qū)上方，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案未與所述至少一個(gè)有源器件中的任何有源器件連接，所述第一偽導(dǎo)電圖案與具有第一電位的電源連接，所述第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及在所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案之間提供介電材料，從而形成去耦電容器。
6.根據(jù)權(quán)利要求5所述的方法，進(jìn)一步包括經(jīng)由第一接觸通孔將所述第一偽導(dǎo)電圖案連接至導(dǎo)線層中的VDD總線，以及經(jīng)由第二接觸通孔將所述第二偽導(dǎo)電圖案連接至所述導(dǎo)線層中的VSS總線。
7.根據(jù)權(quán)利要求5所述的方法，其中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案是線段，每一個(gè)的長(zhǎng)度都大于所述有源區(qū)的寬度。
8.—種結(jié)構(gòu),包括: 半導(dǎo)體襯底，具有: 至少兩個(gè)有源區(qū)，每一個(gè)具有至少一個(gè)有源器件，所述有源器件包括多晶硅層，以及 淺溝槽隔離(STI)區(qū)，位于所述有源區(qū)之間；以及 去率禹電容器，包括: 第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案，形成在所述STI區(qū)上方的同一多晶硅層中，所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案未與所述至少一個(gè)有源器件中的任何有源器件連接，所述第一偽導(dǎo)電圖案與具有第一電位的電源連接，所述第二偽導(dǎo)電圖案與具有第二電位的電源連接；以及介電材料，位于所述第一偽導(dǎo)電圖案和所述第二偽導(dǎo)電圖案之間。
9.根據(jù)權(quán)利要求8所述的結(jié)構(gòu)，其中:每一個(gè)有源區(qū)具有金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET);以及每一個(gè)MOSFET的柵電極形成在所述多晶硅層中。
10.根據(jù)權(quán)利要求8所述的結(jié)構(gòu)，其中:每一個(gè)有源區(qū)具有雙極結(jié)型晶體管(BJT);以及所述BJT的發(fā)射極 形成在所述多晶硅層中。
全文摘要
半導(dǎo)體襯底具有至少兩個(gè)有源區(qū)，每一個(gè)具有至少一個(gè)有源器件，該有源器件包括柵電極層；以及位于有源區(qū)之間的淺溝槽隔離(STI)區(qū)。去耦電容器包括在STI區(qū)上方的同一柵電極層中形成的第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案。第一偽導(dǎo)電圖案和第二偽導(dǎo)電區(qū)未與至少一個(gè)有源器件中的任何有源器件連接。第一偽導(dǎo)電圖案與具有第一電位的電源連接。第二偽導(dǎo)電圖案與具有第二電位的電源連接。在第一偽導(dǎo)電圖案和第二偽導(dǎo)電圖案之間提供介電材料。本發(fā)明還提供去耦電容器及其制造方法。
文檔編號(hào)H01L29/94GK103199121SQ20121025164
公開(kāi)日2013年7月10日 申請(qǐng)日期2012年7月19日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者陳重輝 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司