專利名稱：一種薄膜晶體管移位寄存器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種TFT寄存器電路，尤其是基于金屬誘導(dǎo)橫向結(jié)晶技術(shù)的PMOS多晶硅TFT寄存器。
背景技術(shù)：
過去幾年，TFT (薄膜晶體管)電路因適應(yīng)時(shí)代發(fā)展和大規(guī)模應(yīng)用而被廣泛研究。制造TFT電路可以選擇多晶硅薄膜晶體管(poly-Si TFT)，非晶硅薄膜晶體管(a-Si TFT)，有機(jī)薄膜晶體管或單晶硅薄膜晶體管。對非晶硅薄膜晶體管和有機(jī)薄膜晶體管而言，因存在某些固有缺陷造成低遷移率和高閾值電壓，從而阻礙了大規(guī)模電路集成的實(shí)現(xiàn)。近幾年也有關(guān)于在玻璃基板上嘗試轉(zhuǎn)移單晶硅層的報(bào)道。此外，最近一些文獻(xiàn)也表明單晶硅薄膜晶體管(SG Si-TFT)經(jīng)特殊制造工藝有可能成為大規(guī)模數(shù)字和模擬電路系統(tǒng)。對TFT電路最受關(guān)注的方面是工藝變化和制造成本。為了使TFT電子元件組合成高性能電路，低溫多晶硅(LTPS)技術(shù)仍然應(yīng)用最廣。金屬誘導(dǎo)橫向結(jié)晶(MILC)技術(shù)在實(shí)現(xiàn)P型多晶硅薄膜晶體管方面被認(rèn)為是具有應(yīng)用前景的技術(shù)。然而，因多晶硅固有的晶界會對器件性能(如遷移率和均勻性)造成負(fù)面的影響，用這個(gè)簡化工藝來實(shí)現(xiàn)高性能電路會遇到許多困難，進(jìn)程也非常緩慢。TFT移位寄存器電路是面板系統(tǒng)(SOP)的整合過程中非常關(guān)鍵的電路。目前主要采用CMOS TFT電路，PMOS TFT電路。在現(xiàn)有的多晶硅工藝中，P型多晶硅器件比N型多晶硅具有較低的活化溫度，受熱載流子效應(yīng)的影響小，因此器件具有更好的穩(wěn)定性。而且P型TFT電路的制備與CMOS TFT電路的制備相比，只需要一次P型離子注入的工序。因此，PMOSTFT電路具有較大的優(yōu)勢。當(dāng)前PMOS工藝以激光晶化為主，相對激光晶化，MIC(金屬誘導(dǎo)結(jié)晶)/MILC工藝成本大大降低，但器件存在閾值電壓高，亞閾值擺幅大，遷移率低等不足。因此MIC/MILC PMOS TFT移位寄存器電路常存在以下缺點(diǎn)(I)為彌補(bǔ)閾值電壓高，遷移率低的不足，在測試中的激勵(lì)信號使用了較大的電壓脈沖，但由于TFT寄生電容的影響，出現(xiàn)很大的噪聲和延遲，導(dǎo)致波形失真。(2)由于多晶硅器件的不均勻性，級聯(lián)結(jié)構(gòu)的電路信號畸變會被放大，最終導(dǎo)致電路失效。

發(fā)明內(nèi)容
為了解決MIC/MILC PMOS TFT移位寄存器電路的上述缺點(diǎn)，本發(fā)明提供了一種TFT移位寄存器電路，可優(yōu)化電路拓?fù)浣Y(jié)構(gòu)，精簡電路中晶體管的數(shù)量，彌補(bǔ)和改善器件的均勻性。本發(fā)明提供一種TFT移位寄存器電路，包括5個(gè)P型晶體管，分別為晶體管P2、P5、P6、P7、P8，其中P6、P7為共源結(jié)構(gòu)，P6、P7的源極均接至VDD，P6的柵極接至P7的漏極，并與P8的源極相接，P7的柵極接至P6的源極并與P5的源極相接，P5的柵極接至P2的漏極，P8的柵極與P2的柵極接至?xí)r鐘信號CLK1，P5的漏極與時(shí)鐘信號CLK2相連接。根據(jù)本發(fā)明提供的TFT移位寄存器電路，其用作移位寄存器的一個(gè)單元。根據(jù)本發(fā)明提供的TFT移位寄存器電路，其中P型晶體管為PMOS多晶硅薄膜晶體管，該P(yáng)MOS薄膜晶體管由金屬誘導(dǎo)結(jié)晶技術(shù)或金屬誘導(dǎo)橫向結(jié)晶技術(shù)制成。本發(fā)明還一種TFT移位寄存器版圖的拓?fù)浣Y(jié)構(gòu)，在該拓?fù)浣Y(jié)構(gòu)中，誘導(dǎo)孔的方向垂直于晶體管的溝道方向。根據(jù)本發(fā)明提供的拓?fù)浣Y(jié)構(gòu)，包括多個(gè)溝道寬度相同且溝道長度相同的晶體管，多個(gè)所述晶體管級聯(lián)以等效于一個(gè)大尺寸晶體管。本發(fā)明還一種TFT移位寄存器，具有多個(gè)如上所述的TFT移位寄存器電路。本發(fā)明還一種TFT移位寄存器，其具有上述TFT移位寄存器版圖的拓?fù)浣Y(jié)構(gòu)。 本發(fā)明提供的TFT移位寄存器電路中，薄膜晶體管器件的場效應(yīng)遷移率為65. 21cm2/Vs,閾值電壓為_3. 5V，亞閾值擺幅為O. 56V/dec。本文同時(shí)對電路進(jìn)行了特別設(shè)計(jì)以提高耐用性。


以下參照附圖對本發(fā)明實(shí)施例作進(jìn)一步說明，其中圖I為PMOS TFT掃描單元的原理圖；圖2為掃描單元的時(shí)序圖；圖3為移位單元的寄生電容；圖4為P5管柵壓的電容饋通效應(yīng)；圖5為根據(jù)本發(fā)明一個(gè)實(shí)施例的版圖拓?fù)浣Y(jié)構(gòu)示意圖；圖6為輸入信號噪聲容限；圖7為掃描電路的結(jié)構(gòu)圖。
具體實(shí)施例方式以下結(jié)合附圖和實(shí)施例對本發(fā)明進(jìn)行詳細(xì)描述，其中，在以下的描述中，將描述本發(fā)明的多個(gè)不同的方面，然而，對于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，可以僅僅利用本發(fā)明的一些或者全部結(jié)構(gòu)或者流程來實(shí)施本發(fā)明。為了解釋的明確性而言，闡述了特定的數(shù)目、配置和順序，但是很明顯，在沒有這些特定細(xì)節(jié)的情況下也可以實(shí)施本發(fā)明。在其他情況下，為了不混淆本發(fā)明，對于一些眾所周知的特征將不再進(jìn)行詳細(xì)闡述。實(shí)施例I本實(shí)施例提供了一種TFT移位寄存器電路，作為移位寄存器其中的一個(gè)單元(stage)，其電路圖如圖I所示，該TFT移位寄存器電路包括5個(gè)P型晶體管P2、P5、P6、P7、P8，其中P6、P7為共源結(jié)構(gòu)，P6、P7的源極均接至VDD，P6的柵極接至P7的漏極，并與P8的源極相接，P7的柵極接至P6的源極并與P5的源極相接，P5的柵極接至P2的漏極，P8的柵極與P2的柵極接至?xí)r鐘信號CLK1，P5的漏極與時(shí)鐘信號CLK2相連接。如圖2所示，為該TFT移位寄存器電路某一時(shí)段的信號波形圖。P2為開關(guān)晶體管，P5為驅(qū)動晶體管，P2晶體管被定時(shí)開啟，當(dāng)開路信號保持較大時(shí)，就能積極有效控制P5晶體管的柵極。相反，當(dāng)開路信號保持較小時(shí)，就不能有效控制該P(yáng)5晶體管的柵極。在這種情況下，P5晶體管就保持著動態(tài)開啟的狀態(tài)。然后通過P5驅(qū)動晶體管由CLK2產(chǎn)生輸出信號。P6、P7、P8晶體管有儲存輸出電壓的功能，類似于簡化的DRAM電路。每個(gè)晶體管的W/L比率可以用Smart spice EDA工具進(jìn)行優(yōu)化。圖3是考慮寄生效應(yīng)的圖I的等效電路。從圖3中可以看出，當(dāng)啟用P5驅(qū)動功能時(shí)產(chǎn)生自舉效應(yīng)。由于CLK2導(dǎo)線結(jié)點(diǎn)與P5門柵結(jié)點(diǎn)會出現(xiàn)耦合，因此會被其他結(jié)點(diǎn)的耦合來重新構(gòu)建動態(tài)控制。適當(dāng)?shù)淖耘e效應(yīng)有利于加劇輸出波形的下降邊多的被困自控制現(xiàn)象也會產(chǎn)生故障，從而對P5柵極氧化物不利。如圖4所示，為壓降的波形，可看出自舉壓降優(yōu)化成約O. 7V。根據(jù)本實(shí)施例提供的TFT移位寄存器電路，其中PMOS薄膜晶體管為多晶硅薄膜晶體管，該P(yáng)MOS薄膜晶體管可由金屬誘導(dǎo)結(jié)晶技術(shù)或金屬誘導(dǎo)橫向結(jié)晶技術(shù)制成。實(shí)施例2
本實(shí)施例提供一種TFT移位寄存器版圖的拓?fù)浣Y(jié)構(gòu)，在該拓?fù)浣Y(jié)構(gòu)滿足下列條件I)條形誘導(dǎo)孔的方向垂直于晶體管的溝道方向，以使得晶體管的溝道方與多晶硅晶粒的生長方向(即晶化方向)平行，如圖5所示；2)將大晶體管分割成多個(gè)溝道寬度相同且溝道長度相同的小晶體管，并使這些小晶體管級聯(lián)，通過級聯(lián)的方式來等效于一個(gè)大尺寸的晶體管。其中所述級聯(lián)包括串聯(lián)和并聯(lián)串聯(lián)是指源/漏極相接，溝道串聯(lián)，即某個(gè)小晶體管的漏極和其它小晶體管的源極相接。并聯(lián)則是指源/漏極相接，溝道并聯(lián)，即某個(gè)小晶體管漏極與另一個(gè)小晶體管漏極相接。級聯(lián)之后的大尺寸的晶體管可用作圖I中的晶體管P2、P5、P6、P7、P8。因?yàn)榫w管的溝道方向與多晶硅晶粒生長方向平行，因此可最大限度的將晶體管的有源區(qū)控制于多晶硅晶粒區(qū)內(nèi)，在統(tǒng)計(jì)上保證晶體管的均勻性。柵級和溝道分開而形成固定溝道寬度和長度的小晶體管，通過使小晶體管級聯(lián)的方式來等效于一個(gè)大尺寸的晶體管，這樣有利于提高整體均勻性。本實(shí)施例提供的TFT移位寄存器版圖的拓?fù)浣Y(jié)構(gòu)能夠提高工藝過程中設(shè)計(jì)目標(biāo)的可靠性和準(zhǔn)確性。同時(shí)，有動態(tài)存儲容量的門柵氧化物的厚度也在平衡自舉作用的過程中得到優(yōu)化。對具有本實(shí)施例提供的TFT移位寄存器版圖的拓?fù)浣Y(jié)構(gòu)的TFT移位寄存器的噪聲容限問題進(jìn)行了嚴(yán)格的測試。圖6是處在高低電平之間小空隙范圍內(nèi)的脈沖激發(fā)IN時(shí)的低電平噪音容限。結(jié)果表明噪聲容限可以達(dá)到3V左右。因此，盡管前段信號輸出噪聲小于3V，脈沖信號在傳輸過程中不會減弱且整個(gè)移位寄存器電路能穩(wěn)定工作。實(shí)施例3本實(shí)施例提供一種TFT移位寄存器，由180個(gè)實(shí)施例I提供的結(jié)(stages)組成。圖7為本實(shí)施例提供的TFT移位寄存器是電路功能模塊，可看出移位寄存器的總
體結(jié)構(gòu)。SIN為啟動信號，OUTl接到0N2，0UT2接到0N3......，上一個(gè)單元的輸出信號即
為下一個(gè)單兀的輸入信號。在時(shí)鐘CLK1, CLK2的驅(qū)動下依次完成掃描移位功能。用IlV電源電壓驅(qū)動下，該TFT移位寄存器在22Hz到220Hz范圍內(nèi)表現(xiàn)出良好的性能。信號輸出上升階時(shí)間少于8μ s下降階時(shí)間少于2μ S。從第一個(gè)到最后一個(gè)結(jié)(stage)輸出信號不會減弱或失真。可以實(shí)現(xiàn)基于MILCPMOS的高性能驅(qū)動電路，能在面板系統(tǒng)中得到運(yùn)用。當(dāng)然，如本領(lǐng)域技術(shù)人員公知的，結(jié)(stages)的數(shù)量不限于180個(gè)，可根據(jù)實(shí)際需要而改變結(jié)的數(shù)量。本實(shí)施例提供的TFT移位寄存器，具有實(shí)施例2提供的TFT移位寄存器版圖的拓?fù)浣Y(jié)構(gòu)。以上實(shí)施例僅僅用于描述本發(fā)明的技術(shù)方案，而不是對本技術(shù)方案進(jìn)行限制，任 何本領(lǐng)域技術(shù)人員公知的修改、變化、應(yīng)用和實(shí)施例，都在本發(fā)明的精神和教導(dǎo)范圍內(nèi)。
權(quán)利要求
1.一種TFT移位寄存器電路，包括5個(gè)P型晶體管，分別為第一晶體管(P2)、第二晶體管(P5)、第三晶體管(P6)、第四晶體管(P7)和第五晶體管(P8)，其中第三晶體管(P6)和第四晶體管(P7)為共源結(jié)構(gòu)，第三晶體管(P6)和第四晶體管(P7)的源極均接至VDD，第三晶體管(P6)的柵極接至第四晶體管(P7)的漏極，并與第五晶體管(P8)的源極相接，第四晶體管(P7)的柵極接至第三晶體管(P6)的源極并與第二晶體管(P5)的源極相接，第二晶體管(P5)的柵極接至第一晶體管(P2)的漏極，第五晶體管(P8)的柵極與第一晶體管(P2)的柵極接至第一時(shí)鐘信號(CLKl)，第二晶體管(P5)的漏極與第二時(shí)鐘信號(CLK2)相連接。
2.根據(jù)權(quán)利要求I所述的TFT移位寄存器電路，用作移位寄存器的一個(gè)單元。
3.根據(jù)權(quán)利要求I所述的TFT移位寄存器電路，其中P型晶體管為PMOS薄膜晶體管。
4.根據(jù)權(quán)利要求3所述的TFT移位寄存器電路，其中PMOS薄膜晶體管為多晶硅薄膜晶體管。
5.根據(jù)權(quán)利要求4所述的TFT移位寄存器電路，其中PMOS薄膜晶體管由金屬誘導(dǎo)結(jié)晶技術(shù)或金屬誘導(dǎo)橫向結(jié)晶技術(shù)制成。
6.一種TFT移位寄存器，具有多個(gè)如權(quán)利要求I所述的TFT移位寄存器電路。
全文摘要
本發(fā)明提供一種TFT移位寄存器電路，包括5個(gè)P型晶體管，分別為晶體管P2、P5、P6、P7、P8，其中P6、P7為共源結(jié)構(gòu)，P6、P7的源極均接至VDD，P6的柵極接至P7的漏極，并與P8的源極相接，P7的柵極接至P6的源極并與P5的源極相接，P5的柵極接至P2的漏極，P8的柵極與P2的柵極接至?xí)r鐘信號CLK1，P5的漏極與時(shí)鐘信號CLK2相連接。
文檔編號H01L27/02GK102881332SQ201110196329
公開日2013年1月16日 申請日期2011年7月13日 優(yōu)先權(quán)日2011年7月13日
發(fā)明者孫鵬飛, 郭海成, 凌代年, 邱成峰, 賈洪亮, 蒲衛(wèi)國, 黃飚 申請人:廣東中顯科技有限公司