專利名稱：一種半導(dǎo)體結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造領(lǐng)域,更具體地,涉及一種形成于超薄SOI (Semiconductoron Insulator,絕緣層上半導(dǎo)體)上的半導(dǎo)體結(jié)構(gòu)及其制造方法。
背景技術(shù)：
隨著半導(dǎo)體器件的尺寸越來越小，器件的關(guān)鍵尺寸一柵長也變得越來越短。當(dāng)金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET, Metal Oxide Semiconductor Field EffectTransistor)的柵長減小到45nm以下時，MOSFET的短溝道效應(yīng)(SCE, Short ChannelEffect)會變得越來越明顯，包括器件的閾值電壓發(fā)生漂移，載流子的遷移率降低，以及漏極感應(yīng)勢壘·降低(DIBL, Drain Induced Barrier Lower)等現(xiàn)象。 為了抑制短溝道效應(yīng)，現(xiàn)有技術(shù)在半導(dǎo)體襯底與SOI結(jié)構(gòu)之間增加一層半導(dǎo)體層，并進行離子摻雜形成背柵結(jié)構(gòu)，通過對該背柵的電壓控制來達(dá)到對器件閾值電壓的調(diào)整，從而達(dá)到抑制短溝道效應(yīng)的目的。然而采用這種方法，對于PMOS器件和nMOS器件，需要在背柵上施加不同的電壓值以調(diào)整閾值電壓，要求PMOS器件和nMOS器件有不同的背柵接觸，因而增大了背柵接觸面積，影響了半導(dǎo)體器件集成度的進一步提高。有鑒于此，需要提供一種新穎的半導(dǎo)體結(jié)構(gòu)及其制造方法，以達(dá)到能夠分別調(diào)節(jié)pMOSFET和nMOSFET的閾值電壓的目的，并進一步提高器件的集成度。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，以克服上述現(xiàn)有技術(shù)中的問題，提高器件的集成度并能夠分別調(diào)節(jié)pMOSFET和nMOSFET的閾值電壓。根據(jù)本發(fā)明的一方面，提供了一種半導(dǎo)體結(jié)構(gòu)，包括S0I襯底和位于所述SOI襯底上的MOSFET ;所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導(dǎo)體埋層、第二絕緣埋層以及半導(dǎo)體襯底，所述半導(dǎo)體埋層中包含背柵區(qū)，所述背柵區(qū)為所述半導(dǎo)體埋層摻雜了第一極性的雜質(zhì)后形成的區(qū)域；所述MOSFET包括柵堆疊和源/漏區(qū)，所述柵堆疊位于所述SOI層上，所述源/漏區(qū)位于所述SOI層中且位于所述柵堆疊的兩側(cè)；其中，所述背柵區(qū)中包括反摻雜區(qū)，所述反摻雜區(qū)位于所述柵堆疊下方，且包含第二極性的雜質(zhì)，所述第一極性與第二極性相反。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括以下步驟提供SOI襯底，所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導(dǎo)體埋層、第二絕緣埋層以及半導(dǎo)體襯底；在所述半導(dǎo)體埋層中摻雜第一極性的雜質(zhì)以形成背柵區(qū)；在所述SOI層上形成M0SFET，所述MOSFET包括犧牲柵和源/漏區(qū)，所述犧牲柵位于所述SOI層上，在所述犧牲柵外側(cè)環(huán)繞有側(cè)墻，所述源/漏區(qū)位于所述SOI層中且位于所述犧牲柵的兩側(cè)；去除所述犧牲柵以在所述側(cè)墻內(nèi)形成開口 ；向所述開口中注入第二極性的雜質(zhì)，從而在所述開口下方的所述背柵區(qū)中形成反摻雜區(qū)，所述第二極性與第一極性相反；在所述開口中形成替代柵堆疊。
本發(fā)明的實施例采用的半導(dǎo)體結(jié)構(gòu)及其制造方法，通過在半導(dǎo)體埋層中形成的背柵結(jié)構(gòu)中形成反摻雜區(qū)，該反摻雜區(qū)自對準(zhǔn)于柵極，因而能夠?qū)Σ煌腗OSFET的閾值電壓進行調(diào)節(jié)。對于同一個半導(dǎo)體結(jié)構(gòu)中同時具有pMOSFET或nMOSFET的情況，可以對部分器件的閾值電壓通過反摻雜區(qū)進行調(diào)節(jié)，則能夠達(dá)到通過一個背柵接觸同時控制pMOSFET或nMOSFET的閾值電壓的目的，大大提高了半導(dǎo)體制造的集成度。


通過以下參照附圖對本發(fā)明實施例的描述，本發(fā)明的上述以及其他目的、特征和優(yōu)點將更為清楚，在附圖中
圖I 10示出了根據(jù)本發(fā)明實施例制造半導(dǎo)體結(jié)構(gòu)的流程中各步驟對應(yīng)的剖面圖。
具體實施例方式以下，通過附圖中示出的具體實施例來描述本發(fā)明。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本發(fā)明的范圍。此外，在以下說明中，省略了對公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本發(fā)明的概念。在附圖中示出了根據(jù)本發(fā)明實施例的層結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對大小、位置關(guān)系僅是示例性的，實際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實際所需可以另外設(shè)計具有不同形狀、大小、相對位置的區(qū)域/層。圖I 9詳細(xì)示出了根據(jù)本發(fā)明實施例制造半導(dǎo)體結(jié)構(gòu)的流程中各步驟對應(yīng)的剖面圖。以下，將參照這些附圖來對根據(jù)本發(fā)明實施例的各個步驟以及由此得到的半導(dǎo)體結(jié)構(gòu)予以詳細(xì)說明。首先，如圖I所示，形成一個三疊層結(jié)構(gòu)。具體地，首先提供一個常規(guī)的半導(dǎo)體襯底1000，在該襯底1000上形成第二絕緣埋層1002，例如可以采用淀積的方法形成氧化物埋層。接著在第二絕緣埋層1002上形成半導(dǎo)體埋層1004，例如可以通過淀積的方法形成多晶Si層。這樣就形成了一個包括半導(dǎo)體埋層1004/第二絕緣埋層1002/半導(dǎo)體襯底1000的
三疊層結(jié)構(gòu)。在本發(fā)明的實施例中，所述半導(dǎo)體襯底1000例如可以包括任何適合的半導(dǎo)體襯底材料，具體可以是但不限于硅、鍺、鍺化硅、SOI (絕緣體上硅)、碳化硅、砷化鎵或者任何III/V族化合物半導(dǎo)體等。根據(jù)現(xiàn)有技術(shù)公知的設(shè)計要求(例如P型襯底或者η型襯底)，襯底1000可以包括各種摻雜配置。此外，襯底1000可以可選地包括外延層，可以被應(yīng)力改變以增強性能。所述半導(dǎo)體埋層還可以是單晶Si。形成半導(dǎo)體埋層1004的辦法還可以是在所述第二絕緣埋層1002上鍵和一層SOI結(jié)構(gòu)。然后，如圖2所示，在所述的三疊層結(jié)構(gòu)上形成第一絕緣埋層1006和SOI層1008?？梢圆捎帽绢I(lǐng)域普通技術(shù)人員熟知的智能剝離(SmartCut )方法在圖I所示的結(jié)構(gòu)上形成一 SOI層1008。智能剝離技術(shù)具體為如圖3所示，準(zhǔn)備一硅片A，將一定劑量的氫離子注入所述硅片A，將該硅片A中注入氫離子的表面與圖I所示的三疊層結(jié)構(gòu)的上表面通過鍵合技術(shù)結(jié)合，在隨后的熱處理過程中，在注入氫離子的硅片A的投影射程處將形成微空腔層，并在該硅片A的表面形成SOI層。進一步將上述的SOI層從該表面射程處剝離，使該SOI層轉(zhuǎn)移到圖I所示的三疊層結(jié)構(gòu)的表面上，從而得到如圖2所示的SOI襯底。該SOI層1008的厚度可以通過氫注入能量來控制。這個步驟與本發(fā)明的實質(zhì)內(nèi)容無關(guān)，可以查看當(dāng)前現(xiàn)有技術(shù)以獲取具體的步驟和參數(shù)。形成半導(dǎo)體埋層1004的辦法也可以參考智能剝離技術(shù)。這樣就形成了如圖2所示的SOI襯底，自上而下包括SOI層1008、第一絕緣埋層1006、半導(dǎo)體埋層1004、第二絕緣埋層1002以及半導(dǎo)體襯底1000。接著，如圖4所示，將離子注入到半導(dǎo)體埋層1004，這樣就形成了背柵區(qū)。在這一個注入步驟中，采用的是第一極性的雜質(zhì)。具體地，在離子注入步驟中注入的雜質(zhì)類型和摻雜分布取決于MOSFET的類型以及閾 值電壓的目標(biāo)值。如果希望提高器件的閾值電壓，對于η型M0SFET，可以采用P型雜質(zhì)，例如硼(B或BF2)、銦(In)或其組合;對于P型M0SFET，可以則采用η型雜質(zhì)，例如砷(As)、磷(P)或其組合。如果希望減小器件的閾值電壓，對于η型M0SFET，可以采用η型雜質(zhì)，例如砷(As)、磷(P)或其組合;對于P型M0SFET，可以則采用P型雜質(zhì)，例如硼(B或BF2)、銦(In)或其組合。離子注入步驟完成之后，可以按照常規(guī)方法形成STI結(jié)構(gòu)1010，形成STI結(jié)構(gòu)的步驟這里不進行贅述。雜質(zhì)的注入劑量也可以根據(jù)半導(dǎo)體埋層1004的厚度來選擇，例如約為Ie17-Ie21/cm3，例如 le17、le18、le19、le2°、le21。然后如圖5所示，可以進行標(biāo)準(zhǔn)的CMOS工藝，包括形成犧牲柵1010，環(huán)繞犧牲柵1010形成側(cè)墻1012，再進行源/漏注入，以在SOI層1008中形成源區(qū)和漏區(qū)(未示出)，在整個半導(dǎo)體結(jié)構(gòu)上形成層間介質(zhì)層1014，并對層間介質(zhì)層1014進行平坦化處理至所述犧牲柵1010露出。在本發(fā)明的實施例中，該犧牲柵1010優(yōu)選為多晶Si柵。下面進行替代柵工藝。如圖7所示，采用常規(guī)的方法去除犧牲柵1010從而在側(cè)墻1012內(nèi)壁形成開口 1016，例如可以采用反應(yīng)離子刻蝕工藝去除多晶Si柵。如圖8所示，用光刻膠B覆蓋左側(cè)的M0SFET，并在右側(cè)的開口 1016內(nèi)進行雜質(zhì)注入。在這個步驟中注入的是第二極性的雜質(zhì)，第二極性與圖4注入中采用的第一極性是相反的。例如在圖4中注入了 η型雜質(zhì)，這時就需要注入P型雜質(zhì)。注入的第二極性的雜質(zhì)的濃度可以為=Ie17-Ie2Vcm3，例如 le17、le18、le19、le2°、le21。如圖9所示，進行快速退火以激活第一雜質(zhì)和第二雜質(zhì)，這樣就形成了如圖9所示的反摻雜區(qū)1022。在這個步驟中，退火的溫度優(yōu)選為800 1200°C。形成的反摻雜區(qū)1022能夠?qū)型或η型的MOSFET的閾值電壓進行調(diào)節(jié)。以下以一個較為詳細(xì)的實施例來說明本發(fā)明的應(yīng)用原理。假設(shè)左側(cè)的為nMOSFET，右側(cè)的為pMOSFET。在第一次離子注入中，摻雜的是P型的雜質(zhì)，nMOSFET的閾值增大，但是pMOSFET的閾值反而減小了。為了增大pMOSFET的閾值，在第二次的離子注入中，摻雜的是η型的雜質(zhì)，這樣就能夠達(dá)到通過一個背柵電壓同時調(diào)節(jié)多個MOSFET的閾值的目的。接著如圖9所示，將光刻膠B去除，并形成替代柵堆疊。具體地，首先在開口內(nèi)形成柵介質(zhì)層1018,可以采用高k柵介質(zhì)材料。所述高k柵介質(zhì)層可以是Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, Al2O3' La2O3> ZrO2, LaAlO 其中任一種或多種，例如可以淀積HfO2 2-4nm。然后在柵介質(zhì)層1018上形成金屬層1020。所述金屬層1020能夠?qū)λ鯩OSFET的閾值電壓進行調(diào)節(jié)，對于pMOSFET，所述金屬層1020可以包括MoNx、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、Ru0x 中的任一種或多種的組合；對于nMOSFET,所述金屬層可以包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN,HfSiN,MoSiN, RuTax、NiTax中的任一種或多種的組合。這些金屬具有不同的功函數(shù)，可以根據(jù)器件需要調(diào)整的閾值電壓選擇不同材料的金屬層。最后在整個半導(dǎo)體結(jié)構(gòu)上形成接觸1022，包括源/漏接觸，柵極接觸以及背柵接觸。如圖10所示，對于半導(dǎo)體襯底上同時有nMOSFET和pMOSFET的情況，只需要一個背柵接觸，在對nMOSFET和pMOSFET施加相同的背柵電壓的情況下，就能夠?qū)崿F(xiàn)對nMOSFET和pMOSFET不同的閾值電壓進行控制的目的。
如圖10所示，為根據(jù)本發(fā)明的一個實施例得到的一個半導(dǎo)體結(jié)構(gòu)剖視圖。該半導(dǎo)體結(jié)構(gòu)包括S0I襯底和位于所述SOI襯底上的M0SFET。所述SOI襯底自上而下包括SOI層1008、第一絕緣埋層1006、半導(dǎo)體埋層1004、第二絕緣埋層1002以及半導(dǎo)體襯底1000，所述半導(dǎo)體埋層1004中包含背柵區(qū)，所述背柵區(qū)為所述半導(dǎo)體埋層1004摻雜了第一極性的雜質(zhì)后形成的區(qū)域。 所述MOSFET包括柵堆疊和源/漏區(qū)，所述柵堆疊位于所述SOI層1008上，所述源/漏區(qū)位于所述SOI層中且位于所述柵堆疊的兩側(cè)(圖中未示出)。其中，所述背柵區(qū)中包括反摻雜區(qū)1022，所述反摻雜區(qū)1022位于所述柵堆疊下方，且包含第二極性的雜質(zhì)，所述第一極性與第二極性相反。其中，所述半導(dǎo)體埋層1004由多晶Si或單晶Si形成。其中，所述柵堆疊包括高k柵介質(zhì)層1018和金屬層1020。所述高k柵介質(zhì)層可以是 Hf02、HfSiO、HfSiON、HfTaO, HfTiO, HfZrO, Α1203、La203、ZrO2, LaAlO 其中任一種或多種。所述金屬層能夠?qū)λ鯩OSFET的閾值電壓進行調(diào)節(jié)，對于pMOSFET，所述金屬層可以包括MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix、Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 中的任一種或多種的組合；對于nMOSFET，所述金屬層可以包括TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN,HfSiN, MoSiN, RuTax、NiTax中的任一種或多種的組合。其中，所述背柵區(qū)中第一極性的雜質(zhì)摻雜濃度優(yōu)選為為=Ie17-Ie2Vcm3，例如le17、le18、le19、le2°、le21。所述反摻雜區(qū)中第二極性的雜質(zhì)摻雜濃度為le17_le21/cm3,例如le17、Ie18 Ie19 Ie20 Ie21
丄C 、丄C 、丄C 、丄C O從圖10中可以看出，如果半導(dǎo)體襯底上同時有nMOSFET和pMOSFET的情況，由于其中的一個MOSFET的背柵區(qū)中加入了反摻雜區(qū)，那么只需要一個背柵接觸，在對nMOSFET和pMOSFET施加相同的背柵電壓的情況下，就能夠?qū)崿F(xiàn)對nMOSFET和pMOSFET不同的閾值電壓進行控制的目的，進一步提高了半導(dǎo)體制造的集成度。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過現(xiàn)有技術(shù)中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權(quán)利要求及其等價物限定。不脫離本發(fā)明的范圍，本領(lǐng)域技術(shù)人員可以做出多種替換和修改，這些替換和修改都應(yīng)落在本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括SOI襯底和位于所述SOI襯底上的MOSFET ； 所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導(dǎo)體埋層、第二絕緣埋層以及半導(dǎo)體襯底，所述半導(dǎo)體埋層中包含背柵區(qū)，所述背柵區(qū)為所述半導(dǎo)體埋層摻雜了第一極性的雜質(zhì)后形成的區(qū)域； 所述MOSFET包括柵堆疊和源/漏區(qū)，所述柵堆疊位于所述SOI層上，所述源/漏區(qū)位于所述SOI層中且位于所述柵堆疊的兩側(cè)； 其中，所述背柵區(qū)中包括反摻雜區(qū)，所述反摻雜區(qū)自對準(zhǔn)于所述柵堆疊，且包含第二極性的雜質(zhì)摻雜，所述第一極性與第二極性相反。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體結(jié)構(gòu)，其中，所述半導(dǎo)體埋層由多晶Si或單晶Si形成。
3.根據(jù)權(quán)利要求I所述的半導(dǎo)體結(jié)構(gòu)，其中，所述柵堆疊包括高k柵介質(zhì)層和金屬層，所述金屬層能夠?qū)λ鯩OSFET的閾值電壓進行調(diào)節(jié)。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體結(jié)構(gòu)，其中，對于pMOSFET，所述金屬層包括MoNx、TiSiN, TiCN, TaAlC, TiAlN, TaN, PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu、RuOx 中的任一種或多種的組合； 對于 nMOSFET，所述金屬層包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN,RuTax、NiTax中的任一種或多種的組合。
5.根據(jù)權(quán)利要求I至5之一所述的半導(dǎo)體結(jié)構(gòu)，其中，所述背柵區(qū)中第一極性的雜質(zhì)的摻雜濃度為le17_le21/cm3。
6.根據(jù)權(quán)利要求I至5之一所述的半導(dǎo)體結(jié)構(gòu)，其中，所述反摻雜區(qū)中第二極性的雜質(zhì)的摻雜濃度為le17-le21/cm3。
7.一種半導(dǎo)體結(jié)構(gòu)的制造方法，包括 提供SOI襯底，所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導(dǎo)體埋層、第二絕緣埋層以及半導(dǎo)體襯底； 在所述半導(dǎo)體埋層中摻雜第一極性的雜質(zhì)以形成背柵區(qū)； 在所述SOI層上形成M0SFET，所述MOSFET包括犧牲柵和源/漏區(qū)，所述犧牲柵位于所述SOI層上，在所述犧牲柵外側(cè)環(huán)繞有側(cè)墻，所述源/漏區(qū)位于所述SOI層中且位于所述犧牲柵的兩側(cè)； 去除所述犧牲柵以在所述側(cè)墻內(nèi)形成開口； 向所述開口中注入第二極性的雜質(zhì)，從而自對準(zhǔn)于所述開口在所述背柵區(qū)中形成反摻雜區(qū)，所述第二極性與第一極性相反； 在所述開口中形成替代柵堆疊。
8.根據(jù)權(quán)利要求7所述的方法，其中，所述半導(dǎo)體埋層由多晶Si或單晶Si形成。
9.根據(jù)權(quán)利要求7所述的方法，其中，所述向所述開口中注入第二極性的雜質(zhì)之后，所述方法進一步包括 進行退火以激活所述第一極性的雜質(zhì)和第二極性的雜質(zhì)。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述退火的溫度為800 1200°C。
11.根據(jù)權(quán)利要求7所述的方法，其中所述在所述開口中形成替代柵堆疊的步驟包括 在所述開口中形成柵介質(zhì)層；在所述柵介質(zhì)層上形成金屬層，所述金屬層能夠?qū)λ鯩OSFET的閾值電壓進行調(diào)節(jié)。
12.根據(jù)權(quán)利要求11所述的方法，對于pMOSFET，所述金屬層包括MoNx、TiSiN、TiCN、TaAlC, TiAlN, TaN, PtSix, Ni3Si、Pt、Ru、Ir、Mo、HfRu, RuOx 中的任一種或多種的組合； 對于 nMOSFET，所述金屬層包括 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN,RuTax、NiTax中的任一種或多種的組合。
13.根據(jù)權(quán)利要求7至12之一所述的方法，其中，所述在所述半導(dǎo)體埋層中摻雜第一極性的雜質(zhì)以形成背柵區(qū)的步驟包括 進行第一極性的雜質(zhì)注入，雜質(zhì)注入的濃度為le17-le21/Cm3。
14.根據(jù)權(quán)利要求7至12之一所述的方法，其中，所述向所述開口注入第二極性的雜質(zhì)的步驟中，雜質(zhì)注入的濃度為le17-le27Cm3。
全文摘要
本申請公開了一種半導(dǎo)體結(jié)構(gòu)及其制造方法。該半導(dǎo)體結(jié)構(gòu)包括SOI襯底和位于所述SOI襯底上的MOSFET；所述SOI襯底自上而下包括SOI層、第一絕緣埋層、半導(dǎo)體埋層、第二絕緣埋層以及半導(dǎo)體襯底，所述半導(dǎo)體埋層中包含背柵區(qū)，所述背柵區(qū)為所述半導(dǎo)體埋層摻雜了第一極性的雜質(zhì)后形成的區(qū)域；所述MOSFET包括柵堆疊和源/漏區(qū)，所述柵堆疊位于所述SOI層上，所述源/漏區(qū)位于所述SOI層中且位于所述柵堆疊的兩側(cè)；其中，所述背柵區(qū)中包括反摻雜區(qū)，所述反摻雜區(qū)位于所述柵堆疊下方，且包含第二極性的雜質(zhì)，所述第一極性與第二極性相反。本發(fā)明的實施例適用于MOSFET的閾值調(diào)節(jié)。
文檔編號H01L29/78GK102842618SQ20111017389
公開日2012年12月26日 申請日期2011年6月24日 優(yōu)先權(quán)日2011年6月24日
發(fā)明者朱慧瓏, 梁擎擎, 駱志炯, 尹海洲 申請人:中國科學(xué)院微電子研究所