專利名稱：Pmos管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)，特別涉及一種PMOS管的制作方法。
背景技術(shù)：
圖I 圖6為現(xiàn)有技術(shù)中P型金屬氧化物半導(dǎo)體(PMOS)管的制作方法的過(guò)程剖面示意圖，該方法主要包括步驟101，參見(jiàn)圖I，提供一半導(dǎo)體襯底1001，在半導(dǎo)體襯底1001表面生長(zhǎng)柵氧化層1002，并沉積多晶硅，然后對(duì)多晶硅和柵氧化層1002進(jìn)行刻蝕形成柵極結(jié)構(gòu)。在本步驟中，首先進(jìn)行柵氧化層1002的生長(zhǎng)；然后，可通過(guò)化學(xué)氣相沉積工藝，在晶片表面沉積一層多晶硅，厚度約為500 2000埃；之后，對(duì)多晶硅和柵氧化層1002進(jìn)行刻蝕，制作出柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括由多晶硅構(gòu)成的柵極1003和位于柵極1003下方的柵氧化層1002。步驟102，參見(jiàn)圖2，向半導(dǎo)體襯底1001進(jìn)行輕摻雜漏(LDD)注入，在柵極結(jié)構(gòu)兩側(cè)的半導(dǎo)體襯底1001上形成輕摻雜漏極1004和輕摻雜源極1005，然后進(jìn)行快速熱退火處理。在半導(dǎo)體器件微型化、高密度化、高速化和系統(tǒng)集成化等需求的推動(dòng)下，柵極結(jié)構(gòu)的寬度不斷減小，其下方的溝道長(zhǎng)度也不斷減小，然而漏端的電壓并沒(méi)有顯著減小，這就造成了在漏端的電場(chǎng)的增加，使得附近的電荷具有較大的能量，這些熱載流子有可能穿越柵氧化層，引起了漏電流的增加，因此，需要采用一些手段來(lái)降低漏端熱載流子出現(xiàn)的可能性,如LDD注入。對(duì)于PMOS管，LDD注入的離子為P型元素,例如硼或銦。在LDD注入的過(guò)程中，半導(dǎo)體襯底1001受到離子碰撞導(dǎo)致硅結(jié)構(gòu)的晶格發(fā)生損傷，為了修復(fù)晶格損傷，LDD注入后進(jìn)行快速熱退火處理，但是，需要注意的是，快速熱退火處理的溫度不可過(guò)高，否則不易形成淺結(jié)。步驟103，參見(jiàn)圖3，在半導(dǎo)體襯底1001表面依次沉積二氧化硅(SiO2)和氮化硅(SiN)，然后采用干法刻蝕工藝刻蝕晶片表面的氮化硅，形成第二側(cè)壁層1006，采用濕法刻蝕工藝刻蝕晶片表面的二氧化娃，形成第一側(cè)壁層1007。第一側(cè)壁層1007和第二側(cè)壁層1006共同構(gòu)成半導(dǎo)體器件的側(cè)壁層，可用于防止后續(xù)進(jìn)行源漏注入時(shí)過(guò)于接近溝道以致發(fā)生源漏穿通，即注入的雜質(zhì)發(fā)生擴(kuò)散從而使源極和漏極相連，泄漏電流急劇增加。另外，在現(xiàn)有技術(shù)中可能還包括形成側(cè)壁層的其他方法，例如側(cè)壁層還有可能是NON結(jié)構(gòu)，也就是說(shuō)側(cè)壁層包括第一側(cè)壁層、第二側(cè)壁層和第三側(cè)壁層，其中，第一側(cè)壁層和第三側(cè)壁層為氮化硅，第二側(cè)壁層是二氧化硅，形成方法為在沉積氮化硅，然后采用干法刻蝕工藝刻蝕氮化硅，刻蝕后的氮化硅覆蓋柵極結(jié)構(gòu)表面，形成第三側(cè)壁層；依次沉積二氧化硅和氮化硅，采用干法刻蝕工藝刻蝕氮化硅，采用濕法刻蝕工藝刻蝕二氧化硅，刻蝕后的氮化硅和二氧化硅覆蓋在第三側(cè)壁層表面，形成第一側(cè)壁層和第二側(cè)壁層，第一側(cè)壁層為刻蝕后的氮化硅，第二側(cè)壁層為刻蝕后的二氧化硅。步驟104，參見(jiàn)圖4，以柵極1003、第一側(cè)壁層1007和第二側(cè)壁層1006作為掩膜，對(duì)半導(dǎo)體襯底1001進(jìn)行刻蝕,在第一側(cè)壁層1007和第二側(cè)壁層1006兩側(cè)的半導(dǎo)體襯底1001中分別形成溝槽。步驟105，參見(jiàn)圖5，采用外延生長(zhǎng)Gpitaxy)工藝，在暴露出的半導(dǎo)體襯底1001之上形成鍺化硅(SiGe)外延層，將分別在兩個(gè)溝槽中形成的SiGe外延層記作漏極SiGe外延層1008和源極SiGe外延層1009。需要說(shuō)明的是，當(dāng)采用外延生長(zhǎng)工藝生長(zhǎng)SiGe外延層時(shí),生成的SiGe外延層僅會(huì)形成于暴露出的半導(dǎo)體襯底1001之上，故生成的SiGe外延層填充了第一側(cè)壁層1007和第二側(cè)壁層1006兩側(cè)的溝槽。
對(duì)于PMOS管來(lái)說(shuō)，之所以采用外延生長(zhǎng)工藝在漏源區(qū)形成SiGe外延層的原因?yàn)镾iGe外延層為具有壓應(yīng)力的薄膜，其產(chǎn)生的壓應(yīng)力會(huì)作用于溝道中，本領(lǐng)域技術(shù)人員能夠理解，當(dāng)在溝道中施加壓應(yīng)力時(shí)，會(huì)增大空穴遷移率而減小電子的遷移率，又因?yàn)镻MOS管的溝道中的載流子為空穴，可見(jiàn)，SiGe外延層作用于溝道中的壓應(yīng)力能夠提高PMOS管溝道中載流子的遷移率，以達(dá)到提高PMOS管的響應(yīng)速率并減少功耗的目的。步驟106，參見(jiàn)圖6，進(jìn)行離子注入，從而形成漏極1010和源極1011，然后進(jìn)行快速熱退火處理。需要說(shuō)明的是，由于第一側(cè)壁層1007和第二側(cè)壁層1006可作為柵極結(jié)構(gòu)的保護(hù)層，從而僅對(duì)柵極1003兩側(cè)的漏極SiGe外延層1008和源極SiGe外延層1009實(shí)現(xiàn)了注入，并最終形成漏極1010和源極1011。對(duì)于PMOS管，注入的離子為P型元素，例如硼或銦。為了修復(fù)晶格損傷，離子注入后進(jìn)行快速熱退火處理。同樣的道理，快速熱退火處理的溫度不可過(guò)高，否則不易形成淺結(jié)。至此，本流程結(jié)束。然而，在現(xiàn)有技術(shù)中，當(dāng)在上述步驟104中對(duì)半導(dǎo)體襯底1001進(jìn)行刻蝕的過(guò)程中，會(huì)對(duì)半導(dǎo)體1001造成晶格損傷，其中，越靠近溝槽側(cè)表面和底部的區(qū)域，則晶格損傷越嚴(yán)重，由于上述步驟106中快速熱退火處理的溫度不可過(guò)高，因此，步驟106中的快速熱退火處理也難以修復(fù)由于刻蝕而對(duì)半導(dǎo)體襯底1001造成的晶格損傷，而這種晶格損傷會(huì)導(dǎo)致 制成的PMOS管的漏電流比較大。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供一種PMOS管的制作方法，能夠降低PMOS管的漏電流。為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種PMOS管的制作方法，該方法包括在半導(dǎo)體襯底表面形成第一硬掩膜層，并對(duì)第一硬掩膜層進(jìn)行刻蝕，刻蝕后的第一硬掩膜層為位于半導(dǎo)體襯底之上的凸起結(jié)構(gòu)；采用外延生長(zhǎng)工藝在刻蝕后的第一硬掩膜層兩側(cè)的半導(dǎo)體襯底之上分別生長(zhǎng)漏極鍺化娃SiGe外延層和源極SiGe外延層,且所述漏極SiGe外延層和源極SiGe外延層的上表面低于所述第一硬掩膜層的上表面；
在所述漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層，且所述第二硬掩膜層的上表面與所述第一硬掩膜層的上表面高度相同；去除第一硬掩膜層后，所形成的開(kāi)口暴露出半導(dǎo)體襯底；采用外延生長(zhǎng)工藝在暴露出的半導(dǎo)體襯底之上生長(zhǎng)新的半導(dǎo)體襯底，且新的半導(dǎo)體襯底的上表面小于或等于漏極SiGe外延層和源極SiGe外延層的上表面的高度；
在所述漏極SiGe外延層、源極SiGe外延層、保護(hù)層和第二硬掩膜層圍繞而成的溝槽的內(nèi)壁形成第一側(cè)壁層，在所述溝槽內(nèi)形成柵極結(jié)構(gòu)。所述第一硬掩膜層為二氧化硅；所述第一硬掩膜層的厚度為20至400納米。所述漏極SiGe外延層和源極SiGe外延層的厚度為所述第一硬掩膜層的厚度的二分之一。所述第二硬掩膜層為氮化硅；所述在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層的方法為沉積氮化硅，采用化學(xué)機(jī)械研磨CMP工藝去除第一硬掩膜層上表面的氮化硅。所述在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層之前，該方法進(jìn)一步包括沉積保護(hù)層，并采用CMP工藝去除第一硬掩膜層上表面的保護(hù)層。所述保護(hù)層為二氧化硅。所述新的半導(dǎo)體襯底的厚度為所述第一硬掩膜層的厚度的四分之一。所述第一側(cè)壁層為二氧化硅；所述形成第一側(cè)壁層的方法為沉積二氧化硅，并采用干法刻蝕對(duì)所沉積的二氧化硅進(jìn)行刻蝕，刻蝕后的二氧化硅位于漏極SiGe外延層、源極SiGe外延層、保護(hù)層和第二硬掩膜層圍繞而成的溝槽的內(nèi)壁。所述柵極結(jié)構(gòu)包括柵氧化層和位于柵氧化層之上的柵極；所述形成柵極結(jié)構(gòu)的方法為在暴露出的新的半導(dǎo)體襯底之上生長(zhǎng)柵氧化層，然后沉積多晶硅，并采用CMP工藝將多晶硅研磨至第二硬掩膜層的上表面。在所述溝槽內(nèi)形成柵極結(jié)構(gòu)之后，該方法進(jìn)一步包括去除第二硬掩膜層；進(jìn)行輕摻雜漏LDD注入,在柵極結(jié)構(gòu)兩側(cè)的漏極SiGe外延層和源極SiGe外延層內(nèi)分別形成輕摻雜漏極和輕摻雜源極，進(jìn)行快速熱退火處理；形成圍繞所述第一側(cè)壁層的第二側(cè)壁層；進(jìn)行離子注入，在柵極結(jié)構(gòu)兩側(cè)的漏極SiGe外延層和源極SiGe外延層內(nèi)形成漏極和源極。所述第二側(cè)壁層為氮化硅；所述形成第二側(cè)壁層的方法為沉積氮化硅，并采用干法刻蝕對(duì)沉積的氮化硅進(jìn)行刻蝕，刻蝕后的氮化硅圍繞第一側(cè)壁層。綜上，在本發(fā)明所提供的一種PMOS管的制作方法中，在半導(dǎo)體襯底表面形成凸起結(jié)構(gòu)的第一硬掩膜層，采用外延生長(zhǎng)工藝在第一硬掩膜層兩側(cè)的半導(dǎo)體襯底之上分別生長(zhǎng)漏極SiGe外延層和源極SiGe外延層，接著在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層，去除第一硬掩膜層后，所形成的開(kāi)口暴露出半導(dǎo)體襯底，然后采用外延生長(zhǎng)工藝在暴露出的半導(dǎo)體襯底之上生長(zhǎng)新的半導(dǎo)體襯底，在新的半導(dǎo)體襯底之上形成第一側(cè)壁層和柵極結(jié)構(gòu)?？梢?jiàn)，在本發(fā)明的PMOS管的制作方法中，由于以第一硬掩膜層作為掩膜、并采用外延生長(zhǎng)工藝直接在半導(dǎo)體襯底之上生長(zhǎng)漏極SiGe外延層和源極SiGe外延層，因此避免了對(duì)半導(dǎo)體襯底的刻蝕，從而避免了由于刻蝕而對(duì)半導(dǎo)體襯底造成的晶格損傷，能夠降低PMOS管的漏電流。進(jìn)一步地，新的半導(dǎo)體襯底的上表面低于漏極SiGe外延層和源極SiGe外延層的上表面，因此減少了 PMOS管的寄生電容，提高了 PMOS管的性能。


圖I 圖6為現(xiàn)有技術(shù)中PMOS管的制作方法的過(guò)程剖面示意圖。圖7本發(fā)明所提供的一種PMOS管的制作方法的流程圖。圖8 圖19為本發(fā)明所提供的一種PMOS管的制作方法的實(shí)施例的過(guò)程剖面示意 圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下參照附圖并舉實(shí)施例，對(duì)本發(fā)明所述方案作進(jìn)一步地詳細(xì)說(shuō)明。圖7本發(fā)明所提供的一種PMOS管的制作方法的流程圖，如圖7所示，該方法包括步驟1，在半導(dǎo)體襯底表面形成第一硬掩膜層，并對(duì)第一硬掩膜層進(jìn)行刻蝕，刻蝕后的第一硬掩膜層為位于半導(dǎo)體襯底之上的凸起結(jié)構(gòu)。步驟2，采用外延生長(zhǎng)工藝在刻蝕后的第一硬掩膜層兩側(cè)的半導(dǎo)體襯底之上分別生長(zhǎng)漏極SiGe外延層和源極SiGe外延層，且所述漏極SiGe外延層和源極SiGe外延層的上表面低于所述第一硬掩膜層的上表面。步驟3，在所述漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層，且所述第二硬掩膜層的上表面與所述第一硬掩膜層的上表面高度相同。步驟4，去除第一硬掩膜層后，所形成的開(kāi)口暴露出半導(dǎo)體襯底。步驟5，采用外延生長(zhǎng)工藝在暴露出的半導(dǎo)體襯底之上生長(zhǎng)新的半導(dǎo)體襯底，且新的半導(dǎo)體襯底的上表面小于或等于漏極SiGe外延層和源極SiGe外延層的上表面的高度。步驟6，在所述漏極SiGe外延層、源極SiGe外延層、保護(hù)層和第二硬掩膜層圍繞而成的溝槽的內(nèi)壁形成第一側(cè)壁層，在所述溝槽內(nèi)形成柵極結(jié)構(gòu)。至此，本流程結(jié)束。下面，通過(guò)一個(gè)實(shí)施例對(duì)本發(fā)明所提供的一種PMOS管的制作方法進(jìn)行詳細(xì)介紹。圖8 圖19為本發(fā)明所提供的一種PMOS管的制作方法的實(shí)施例的過(guò)程剖面示意圖，該方法主要包括步驟201，參見(jiàn)圖8，提供一半導(dǎo)體襯底1001。步驟202，參見(jiàn)圖9，在半導(dǎo)體襯底1001表面沉積第一硬掩膜層2001，并對(duì)第一硬掩膜層2001進(jìn)行刻蝕，刻蝕后的第一硬掩膜層2001為位于半導(dǎo)體襯底1001之上的凸起結(jié)構(gòu)。在本步驟中，第一硬掩膜層2001的厚度dl為后續(xù)形成的柵極結(jié)構(gòu)與后續(xù)外延生長(zhǎng)的半導(dǎo)體襯底1001的厚度之和，第一硬掩膜層2001的寬度為后續(xù)形成的柵極結(jié)構(gòu)與后續(xù)形成的第一側(cè)壁層的厚度之和。第一硬掩膜層2001可以由二氧化硅(SiO2)構(gòu)成，則本步驟的含義為在半導(dǎo)體襯底1001之上沉積二氧化硅，并對(duì)二氧化硅進(jìn)行刻蝕，刻蝕后的二氧化硅為位于半導(dǎo)體襯底1001之上的凸起結(jié)構(gòu)。其中，對(duì)二氧化硅通常采用干法刻蝕，干法刻蝕的具體方法為現(xiàn)有技術(shù)的內(nèi)容，此處不予贅述。優(yōu)選地，厚度dl為20 400納米(nm)。步驟203，參見(jiàn)圖10，采用外延生長(zhǎng)工藝，在刻蝕后的第一硬掩膜層2001兩側(cè)的半 導(dǎo)體襯底1001之上分別生長(zhǎng)漏極SiGe外延層1008和源極SiGe外延層1009，且漏極SiGe外延層1008和源極SiGe外延層1009的上表面低于第一硬掩膜層2001的上表面。當(dāng)采用外延生長(zhǎng)工藝生成SiGe外延層時(shí)，生成的SiGe外延層僅會(huì)形成于暴露出的半導(dǎo)體襯底1001之上，故在刻蝕后的第一硬掩膜層2001兩側(cè)的半導(dǎo)體襯底1001之上形成了 SiGe外延層。優(yōu)選地，當(dāng)?shù)谝挥惭谀?001為二氧化硅時(shí)，漏極SiGe外延層1008和源極SiGe外延層1009的厚度d2為厚度dl的二分之一。步驟204，參見(jiàn)圖11，依次沉積保護(hù)層2002和第二硬掩膜層2003，并采用化學(xué)機(jī)械研磨(CMP)工藝去除第一硬掩膜層2001上表面的保護(hù)層2002和第二硬掩膜層2003，使得第二硬掩膜層2003的上表面與第一硬掩膜層2001的上表面具有相同的高度。保護(hù)層2002的主要成分可以為二氧化硅，第二硬掩膜層2003的主要成分可以為氮化硅(SiN)。其中，保護(hù)層2002通常為可選結(jié)構(gòu)，其用于緩沖第二硬掩膜層2003對(duì)其下方的漏極SiGe外延層1008和源極SiGe外延層1009的壓力，以達(dá)到對(duì)漏極SiGe外延層1008和源極SiGe外延層1009進(jìn)行保護(hù)的目的。步驟205，參見(jiàn)圖12，將第一硬掩膜層2001去除。當(dāng)?shù)谝挥惭谀?001為二氧化硅時(shí)，對(duì)二氧化硅通常采用干法刻蝕的方法去除，干法刻蝕的具體方法為現(xiàn)有技術(shù)的內(nèi)容，此處不予贅述。去除第一硬掩膜層2001之后，形成由漏極SiGe外延層1008、源極SiGe外延層1009、保護(hù)層2002和第二硬掩膜層2003圍繞而成的溝槽，該溝槽的底部暴露出一部分半導(dǎo)體襯底1001，后續(xù)步驟中形成的柵極以及后續(xù)步驟中外延生長(zhǎng)的半導(dǎo)體襯底將填充此溝槽。步驟206，參見(jiàn)圖13，采用外延生長(zhǎng)工藝，在暴露出的半導(dǎo)體襯底1001之上生長(zhǎng)新的半導(dǎo)體襯底1001,生長(zhǎng)后的半導(dǎo)體襯底1001的上表面小于或等于漏極SiGe外延層1008和源極SiGe外延層1009的上表面的高度。由于新生長(zhǎng)的半導(dǎo)體襯底與原半導(dǎo)體襯底是相同的材料，在此采用相同的標(biāo)號(hào)“1001” 表示。本領(lǐng)域技術(shù)人員能夠理解，當(dāng)SiGe外延層的厚度大于溝道的深度時(shí)，相比SiGe外延層的厚度等于溝道的深度的情況，可減小寄生電容，也就是說(shuō)，在本實(shí)施例中，當(dāng)新生長(zhǎng)的半導(dǎo)體襯底1001的上表面低于漏極SiGe外延層1008(源極SiGe外延層1009)的上表面時(shí)，可產(chǎn)生較小的寄生電容，反之，當(dāng)新生長(zhǎng)的半導(dǎo)體襯底1001的上表面等于漏極SiGe外延層1008(源極SiGe外延層1009)的上表面時(shí)，產(chǎn)生較大的寄生電容?；谏鲜龇治?，從減小寄生電容的角度考慮，新生長(zhǎng)的半導(dǎo)體襯底1001的上表面低于漏極SiGe外延層1008 (源極SiGe外延層1009)的上表面，優(yōu)選地，新生長(zhǎng)的半導(dǎo)體襯底1001的厚度d3為圖9所示第一硬掩膜層2001厚度dl的四分之一。外延生長(zhǎng)半導(dǎo)體襯底1001之后,形成由漏極SiGe外延層1008、源極SiGe外延層1009、保護(hù)層2002和第二硬掩膜層2003圍繞而成的溝槽，后續(xù)步驟中形成的柵極結(jié)構(gòu)和第一側(cè)壁層將填充此溝槽。步驟207，參見(jiàn)圖14，沉積二氧化硅，并采用干法刻蝕對(duì)沉積的二氧化硅進(jìn)行刻蝕，刻蝕后的二氧化硅位于漏極SiGe外延層1008、源極SiGe外延層1009、保護(hù)層2002和第二硬掩膜層2003圍繞而成的溝槽的內(nèi)壁，形成第一側(cè)壁層2004。 需要說(shuō)明的是，第一側(cè)壁層2004為本實(shí)施例的必要結(jié)構(gòu)，其可用于隔絕后續(xù)形成的柵極和漏極SiGe外延層1008，以及隔絕后續(xù)形成的柵極和源極SiGe外延層1009，從而避免PMOS管發(fā)生短路。步驟208，參加圖15，在暴露出的半導(dǎo)體襯底之上生長(zhǎng)柵氧化層1002，然后沉積多晶硅，并采用CMP工藝將多晶硅研磨至第二硬掩膜層2003的上表面，從而形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括柵氧化層1002和柵極1003。本步驟中柵氧化層1002的生長(zhǎng)方法和現(xiàn)有技術(shù)相同，此處不予贅述。步驟209，參見(jiàn)圖16，將第二硬掩膜層2003去除。當(dāng)?shù)诙惭谀?003為氮化硅時(shí)，可采用干法刻蝕的方法將氮化硅去除。其中，氮化硅的干法刻蝕方法為現(xiàn)有技術(shù)的內(nèi)容，此處不再詳述，可參考現(xiàn)有技術(shù)中的相應(yīng)內(nèi)容。步驟210，參見(jiàn)圖17，進(jìn)行輕摻雜漏(LDD)注入，在柵極結(jié)構(gòu)兩側(cè)的漏極SiGe外延層1008和源極SiGe外延層1009內(nèi)分別形成輕摻雜漏極1004和輕摻雜源極1005，然后進(jìn)行快速熱退火處理。步驟211，參見(jiàn)圖18，沉積氮化硅，并采用干法刻蝕對(duì)沉積的氮化硅進(jìn)行刻蝕，刻蝕后的氮化硅形成第二側(cè)壁層2005，第二側(cè)壁層2005環(huán)繞第一側(cè)壁層2004，。步驟212，參見(jiàn)圖19，進(jìn)行離子注入，在柵極結(jié)構(gòu)兩側(cè)的漏極SiGe外延層1008和源極SiGe外延層1009內(nèi)形成漏極1010和源極1011。上述步驟210 212的方法和現(xiàn)有技術(shù)相同，不再詳述。至此，本流程結(jié)束。綜上，在本發(fā)明所提供的一種PMOS管的制作方法中，在半導(dǎo)體襯底表面形成凸起結(jié)構(gòu)的第一硬掩膜層，采用外延生長(zhǎng)工藝在第一硬掩膜層兩側(cè)的半導(dǎo)體襯底之上分別生長(zhǎng)漏極SiGe外延層和源極SiGe外延層，接著在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層，去除第一硬掩膜層后，所形成的開(kāi)口暴露出半導(dǎo)體襯底，然后采用外延生長(zhǎng)工藝在暴露出的半導(dǎo)體襯底之上生長(zhǎng)新的半導(dǎo)體襯底，在新的半導(dǎo)體襯底之上形成第一側(cè)壁層和柵極結(jié)構(gòu)。可見(jiàn)，在本發(fā)明的PMOS管的制作方法中，由于以第一硬掩膜層作為掩膜、并采用外延生長(zhǎng)工藝直接在半導(dǎo)體襯底之上生長(zhǎng)漏極SiGe外延層和源極SiGe外延層，因此避免了對(duì)半導(dǎo)體襯底的刻蝕，從而避免了由于刻蝕而對(duì)半導(dǎo)體襯底造成的晶格損傷，能夠降低PMOS管的漏電流。另外，新的半導(dǎo)體襯底的上表面低于漏極SiGe外延層和源極SiGe外延層的上表面，因此減少了 PMOS管的寄生電容，提高了 PMOS管的性能。以上所述，僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù) 范圍之內(nèi)。
權(quán)利要求
1.一種PMOS管的制作方法，該方法包括 在半導(dǎo)體襯底表面形成第一硬掩膜層，并對(duì)第一硬掩膜層進(jìn)行刻蝕，刻蝕后的第一硬掩膜層為位于半導(dǎo)體襯底之上的凸起結(jié)構(gòu)； 采用外延生長(zhǎng)工藝在刻蝕后的第一硬掩膜層兩側(cè)的半導(dǎo)體襯底之上分別生長(zhǎng)漏極鍺化硅SiGe外延層和源極SiGe外延層，且所述漏極SiGe外延層和源極SiGe外延層的上表面低于所述第一硬掩膜層的上表面； 在所述漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層，且所述第二硬掩膜層的上表面與所述第一硬掩膜層的上表面高度相同； 去除第一硬掩膜層后，所形成的開(kāi)口暴露出半導(dǎo)體襯底； 采用外延生長(zhǎng)工藝在暴露出的半導(dǎo)體襯底之上生長(zhǎng)新的半導(dǎo)體襯底，且新的半導(dǎo)體襯底的上表面小于或等于漏極SiGe外延層和源極SiGe外延層的上表面的高度； 在所述漏極SiGe外延層、源極SiGe外延層、保護(hù)層和第二硬掩膜層圍繞而成的溝槽的內(nèi)壁形成第一側(cè)壁層，在所述溝槽內(nèi)形成柵極結(jié)構(gòu)。
2.根據(jù)權(quán)利要求I所述的方法，其特征在于， 所述第一硬掩膜層為二氧化硅； 所述第一硬掩膜層的厚度為20至400納米。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述漏極SiGe外延層和源極SiGe外延層的厚度為所述第一硬掩膜層的厚度的二分之一。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于， 所述第二硬掩膜層為氮化硅； 所述在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層的方法為沉積氮化娃，米用化學(xué)機(jī)械研磨CMP工藝去除第一硬掩膜層上表面的氮化娃。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，所述在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層之前，該方法進(jìn)一步包括沉積保護(hù)層，并采用CMP工藝去除第一硬掩膜層上表面的保護(hù)層。
所述保護(hù)層為二氧化硅。
6.根據(jù)權(quán)利要求5所述的方法，其特征在于， 所述新的半導(dǎo)體襯底的厚度為所述第一硬掩膜層的厚度的四分之一。
7.根據(jù)權(quán)利要求6所述的方法，其特征在于， 所述第一側(cè)壁層為二氧化硅； 所述形成第一側(cè)壁層的方法為沉積二氧化硅，并采用干法刻蝕對(duì)所沉積的二氧化硅進(jìn)行刻蝕，刻蝕后的二氧化硅位于漏極SiGe外延層、源極SiGe外延層、保護(hù)層和第二硬掩膜層圍繞而成的溝槽的內(nèi)壁。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于， 所述柵極結(jié)構(gòu)包括柵氧化層和位于柵氧化層之上的柵極； 所述形成柵極結(jié)構(gòu)的方法為在暴露出的新的半導(dǎo)體襯底之上生長(zhǎng)柵氧化層，然后沉積多晶硅，并采用CMP工藝將多晶硅研磨至第二硬掩膜層的上表面。
9.根據(jù)權(quán)利要求I所述的方法，其特征在于，在所述溝槽內(nèi)形成柵極結(jié)構(gòu)之后，該方法進(jìn)一步包括去除第二硬掩膜層； 進(jìn)行輕摻雜漏LDD注入,在柵極結(jié)構(gòu)兩側(cè)的漏極SiGe外延層和源極SiGe外延層內(nèi)分別形成輕摻雜漏極和輕摻雜源極，進(jìn)行快速熱退火處理； 形成圍繞所述第一側(cè)壁層的第二側(cè)壁層； 進(jìn)行離子注入，在柵極結(jié)構(gòu)兩側(cè)的漏極SiGe外延層和源極SiGe外延層內(nèi)形成漏極和源極。
10.根據(jù)權(quán)利要求9所述的方法，其特征在于， 所述第二側(cè)壁層為氮化硅； 所述形成第二側(cè)壁層的方法為沉積氮化硅，并采用干法刻蝕對(duì)沉積的氮化硅進(jìn)行刻蝕，刻蝕后的氮化硅圍繞第一側(cè)壁層。
全文摘要
本發(fā)明公開(kāi)了一種PMOS管的制作方法，在半導(dǎo)體襯底表面形成凸起結(jié)構(gòu)的第一硬掩膜層，采用外延生長(zhǎng)工藝在第一硬掩膜層兩側(cè)的半導(dǎo)體襯底之上分別生長(zhǎng)漏極SiGe外延層和源極SiGe外延層，接著在漏極SiGe外延層和源極SiGe外延層之上形成第二硬掩膜層，去除第一硬掩膜層后，所形成的開(kāi)口暴露出半導(dǎo)體襯底，然后采用外延生長(zhǎng)工藝在暴露出的半導(dǎo)體襯底之上生長(zhǎng)新的半導(dǎo)體襯底，在新的半導(dǎo)體襯底之上形成第一側(cè)壁層和柵極結(jié)構(gòu)。采用本發(fā)明公開(kāi)的方法，能夠降低PMOS管的漏電流。
文檔編號(hào)H01L21/20GK102800594SQ20111013859
公開(kāi)日2012年11月28日 申請(qǐng)日期2011年5月26日 優(yōu)先權(quán)日2011年5月26日
發(fā)明者劉金華, 周地寶, 周曉君, 神兆旭, 王文博 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司