專利名稱：半導體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，尤其涉及一種包含硅中介物(silicon interposer)的三維 集成電路及其制造方法。
背景技術(shù)：
自集成電路發(fā)明以來，由于各種電子元件(也即晶體管、二極管、電阻、電容等)的 集積度不斷地改良，半導體產(chǎn)業(yè)已經(jīng)歷持續(xù)且快速的成長。主要來說，這些集積度的改良來 自于重復地微縮芯片最小尺寸，使更多的元件能整合至單位面積內(nèi)。此種整合的改良本質(zhì)上仍為二維QD)的，由元件集積所覆蓋的體積基本上僅在 半導體晶片的表面。雖然光刻技術(shù)的大幅進步使二維集成電路制造有顯著的改良，在二維 中所能達到的密度仍有其物理限制。其中一種限制為制造這些元件所需的最小尺寸。此外， 當更多的裝置置于同一芯片中時，需要更復雜的設(shè)計。又一額外限制為，裝置間的內(nèi)連線數(shù) 量及長度也會隨裝置數(shù)量增加而大幅增加。當內(nèi)連線數(shù)量及長度增加時，會同時增加電路 信號延遲(RC delay)及功率損耗。因此，目前已發(fā)展出的三維集成電路(3DIC)是將任兩個裸片相互接合，并形成有 硅穿孔(through-silicon vias,TSV)于其中一個裸片中，以連接其他裸片至封裝基材。硅 穿孔(TSVs)通常于前段工藝(front-end-of-line，F(xiàn)E0L)之后形成，例如于晶體管形成之 后形成，或可于后段工藝(back-end-of-line，BE0L)之后形成，例如于內(nèi)連線結(jié)構(gòu)形成之 后形成，因而可能造成已制造好的裸片良率有所損失。此外，既然硅穿孔于集成電路形成之 后形成，也延長了制造所需的周期時間。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，本發(fā)明提供一種半導體裝置，包括一中介物，包含一 頂部表面；一第一凸塊，位于該中介物的頂部表面上一開口，自該頂部表面延伸至該中介物 中；一第一裸片，與該第一凸塊接合；以及一第二裸片，位于該開口中并與該第一裸片接合。本發(fā)明也提供一種半體裝置，包括一實質(zhì)上無集成電路裝置的中介物，其中該中 介物包含一硅基材；一硅穿孔，位于該硅基材中；多個第一凸塊，位于該中介物的一第一 表面上；及多個第二凸塊，位于該中介物的相對于該第一表面的一第二表面上；一第一裸 片，與該中介物的多個第一凸塊接合；以及一第二裸片，位于該中介物的一開口中，且與該 第一裸片接合。本發(fā)明可避免因形成硅穿孔所導致的良率損失，并可縮短所需的制造周期。為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉出優(yōu)選實施 例，并配合所附附圖，作詳細說明如下


圖1至圖10顯示為依照本發(fā)明一實施例的含裸片接合于中介物上的三維封裝體于各種制造階段的剖面圖及俯視圖。其中，附圖標記說明如下10 基材12 內(nèi)連線結(jié)構(gòu)14 金屬線16 通孔18 介電層20 硅穿孔M 前側(cè)凸塊沈 載材觀 粘著劑32 內(nèi)連線結(jié)構(gòu)；34 介電層36 凸塊下金屬層38 背側(cè)金屬凸塊42 光致抗蝕劑44 載材46 紫外光膠48 開口 50A 裸片50B 裸片52 凸塊56 底部填充材料58 塑?；衔?9 底部填充材料，或塑?；衔?0 切割膠帶62 線段100 中介晶片100’ 中介晶片150 基材
具體實施例方式本發(fā)明接下來將會提供許多不同的實施例以實施本發(fā)明中不同的特征。值得注意 的是，這些實施例提供許多可行的發(fā)明概念并可實施于各種特定情況。然而，在此所討論的 這些特定實施例僅用于舉例說明本發(fā)明的制造及使用方法，但非用于限定本發(fā)明的范圍。本發(fā)明在此提供一種三維集成電路(3DIC)及其制造方法，并將舉例本發(fā)明實施 例的制造中間過程，也將討論這些實施例的各種變化。在本發(fā)明的各種舉例的圖示及實施 例中，相似元件符號表示為類似的元件。參見圖1，首先提供基材10。在本說明書中，基材10與位于其上及其下的內(nèi)連線 結(jié)構(gòu)一并結(jié)合稱為中介晶片(interposer wafer) IOO0基材10可由半導體材料形成，例如 硅、鍺化硅、碳化硅、砷化鎵或其他半導體材料?；蛘?，基材10由介電材料形成，例如氧化 硅。中介晶片100實質(zhì)上無集成電路裝置(例如晶體管及二極管等有源裝置)。此外，中介 晶片100可包含，或不包含無源裝置，例如電容、電阻、電感、變?nèi)萜?varactor)等。內(nèi)連線結(jié)構(gòu)12形成于基材10上。內(nèi)連線結(jié)構(gòu)12包含一或多層的介電層18、金屬 線14及介電層18中的導孔(via) 16。在本說明書中，圖1中的中介晶片100朝上的一側(cè)稱 為前側(cè)，中介晶片100朝下的一側(cè)稱為背側(cè)。金屬線14及導孔(via) 16稱為前側(cè)重分布導 線(RDLs)。此外，硅穿孔(through-substrate vias, TSVs) 20形成于基材中，且可穿透部 分或全部的介電層18。硅穿孔20與前側(cè)重分布導線14/16電性連接。接著，前側(cè)(金屬)凸塊M形成于中介晶片100的前側(cè)上，并與硅穿孔20及重 分布導線14/16電性連接。在一實施例中，金屬凸塊M為焊料凸塊，例如共晶焊料凸塊 (eutectic solder bumps)。在另一實施例中，前側(cè)凸塊M為銅凸塊或其他金屬凸塊，例如 由金、銀、鎳、鎢、鋁及/或前述的合金組成。
參見圖2，載體沈以粘著劑觀接合于中介晶片100的前側(cè)上。載材沈可為玻璃 晶片。粘著劑觀可為紫外光(UV)膠或其他公知粘著材料。在圖3中，進行晶片背端研磨 以薄化基材背端，直至暴露出硅穿孔20?？蛇M行蝕刻以移除更多的基材10，以使硅穿孔20 稍微突出(protrude)基材10的剩余部分的背端表面外。接著，如圖4所示，形成背側(cè)內(nèi)連線結(jié)構(gòu)32以連接硅穿孔20。在各種實施例中，背 側(cè)內(nèi)連線結(jié)構(gòu)32可具有與前側(cè)內(nèi)連線結(jié)構(gòu)12相似的結(jié)構(gòu)，且可包含金屬凸塊及一或多層 的重分布導線。例如，背側(cè)內(nèi)連線結(jié)構(gòu)32可包含于基材10上的介電層34，其中介電層34 可為低溫聚亞酰胺層，或常見的公知介電材料，例如旋涂式玻璃、氧化硅、氮氧化硅等。介電 層34可由化學氣相沉積(CVD)形成。當使用低溫聚亞酰胺時，介電層34也可作為應力緩 沖層。接著，可形成凸塊下金屬層(under-bump metallurgy, UBM) 36及背側(cè)凸塊金屬38。 相似地，背側(cè)金屬凸塊38可為焊料凸塊，例如共晶焊料凸塊(eutectic solder bumps)、銅 凸塊或其他金屬凸塊，例如由金、銀、鎳、鎢、鋁及/或前述的合金組成。在一實施例中，形成 凸塊下金屬層(UBM) 36及背側(cè)凸塊金屬38的步驟可包含毯覆式形成凸塊下金屬層(未顯 示)；形成掩模(未顯示)于凸塊下金屬層上；形成開口(未顯示)于掩模中；于開口中電 鍍凸塊38 ；移除掩模；及進行快速蝕刻(flash etching)以移除毯覆式凸塊下金屬層先前 由掩模所覆蓋的部分。凸塊下金屬層的剩余部分即為凸塊下金屬層36。參見圖5A，形成開口 48于中介晶片100中，其可由例如濕蝕刻或干蝕刻形成。例 如，形成光致抗蝕劑42并將其圖案化，接著通過光致抗蝕劑42中的開口蝕刻中介晶片100， 形成開口 48。蝕刻可于觸及粘著劑觀時停止。接著，移除光致抗蝕劑42。在圖6A中，剝除載材26。例如，暴露紫外光(UV)膠觀于紫外光下，使紫外光(UV) 膠喪失其粘性。接著，中介晶片100與載材44接合。然而，于此時，中介晶片100的背側(cè)與 載材44接合，且可能是以紫外光膠46粘著。此時中介晶片100的背側(cè)為露出且干凈的。前 側(cè)凸塊M因此露出。在另一實施例中，如圖5B及圖6B所示，其工藝步驟與圖5B及圖6B所示的工藝步 驟相反。參見圖5B，在形成如圖4的結(jié)構(gòu)后，自中介晶片100的前側(cè)剝除載材沈，及接著將 中介晶片100的背側(cè)與載材44接合。接著，如圖6B所示，于中介晶片100的前側(cè)進行蝕刻 以形成開口 48。圖6A及圖6B所示的結(jié)構(gòu)彼此非常相似，不同之處僅在于對中介晶片100 的不同側(cè)進行蝕刻來形成開口 48。因此，在圖6A中，尺寸Wl為靠近中介晶片100的前側(cè)的 開口 48的尺寸，其可較尺寸W2小，尺寸W2為靠近中介晶片100的背側(cè)的開口 48。然而，在 圖6B中，尺寸Wl可較尺寸W2大。在后續(xù)工藝中(圖8A及圖8B)，將裸片堆疊結(jié)構(gòu)50(包含裸片50A及50B)與圖6A 及圖6B所示的結(jié)構(gòu)接合。圖7顯示為裸片堆疊結(jié)構(gòu)50的中間制造階段的剖面圖。首先，提 供基材150，其包含芯片50B于其中。接著，使用裸片對晶片工藝(die-to-wafer process) 將芯片50A與芯片50B接合。裸片50A及裸片50B可為包含集成電路裝置的裸片裝置，例 如晶體管(如圖中所示)、電容、電感、電阻或其類似物。裸片50A及芯片50B之間可由焊 料接合(solder boding)或由金屬對金屬接合(metal-to-metal bonding) 0接著，切割裸 片，以將圖7所示的結(jié)構(gòu)分成多個裸片堆疊結(jié)構(gòu)50，且每個均包含一個裸片50A及一個芯片 50B (在切割后，芯片50B可稱為裸片)，其中裸片50A的(水平)尺寸小于裸片50B。在最 終結(jié)構(gòu)中，連接墊或凸塊52 (此后通稱為凸塊)位于裸片50B上并面向50A，且未被對應的裸片50A覆蓋。裸片50A接合到其所對應的裸片50B的中央部分，且裸片50B的邊緣部分 接合到中介晶片100。再次地，依照前側(cè)凸塊M的形態(tài)(圖6A及圖6B)，凸塊52可為連接 墊、焊料凸塊或其他非可回流(non-reflowable)的金屬凸塊，例如銅凸塊。圖8A顯示為裸片堆疊結(jié)構(gòu)50接合至中介晶片100上，其中裸片50A插入至開口 48中，且進行接合工藝以將凸塊52也與前側(cè)凸塊M接合，使裸片堆疊結(jié)構(gòu)50與中介晶 片100接合。圖8B顯示為圖8A所示的結(jié)構(gòu)的俯視圖，其中圖8A為圖8B中的線段8A-8A 垂直剖面得到的剖面圖?？捎^察到的是，由前側(cè)凸塊M及凸塊52所建立的連接，可圍繞 (encircling)裸片50A。裸片50A與中介晶片100由倒裝芯片連接接合，且裸片50B與中 介晶片100也由倒裝芯片連接接合。在此連接結(jié)構(gòu)中，裸片50A不僅與裸片50B電性連接， 裸片50A也可與背側(cè)凸塊38電性連接，例如，通過裸片50B中的連線19及對應的凸塊M 及52。因此，無需形成(雖然可形成)硅穿孔于裸片50A及50B中，且裸片50A及50B中的 元件均可與背側(cè)凸塊38電性連接。如圖8A所示，可填充底部填充材料56至裸片50與中介晶片100之間的間隙?？?施予塑?；衔?8至裸片50B與裸片50B之間的間隙，并可平坦化以形成平坦表面。在圖 9中，剝除載材44。接著，可填充底部填充材料59或塑?；衔?9至裸片50A及中介晶片 100之間的間隙中。接著，粘上切割膠帶60至最終結(jié)構(gòu)的前側(cè)，且其已被平坦化。沿著線段 62進行切割，以將中介晶片100及裸片50A/50B分成多個裸片。最終結(jié)構(gòu)如圖10所示，其 中最終的裸片包含中介裸片100’、裸片50A及裸片50B的其中之一?？捎^察到的是，在圖10所示的最終結(jié)構(gòu)中，無需形成硅穿孔(雖然也可形成)于 裸片50A及50B中。然而，在裸片50A及50B中的元件均可與背側(cè)凸塊38電性連接。在傳 統(tǒng)的三維集成電路(3DIC)中，硅穿孔為在裝置裸片(device die)形成后形成，因而造成良 率降低及封裝所需的周期變長。然而，在本發(fā)明的某些實施例中，無需形成硅穿孔，因而可 避免因形成硅穿孔所導致的良率損失。此外，既然中介晶片100可與裸片50A及50B分開 形成，可縮短所需的制造周期。雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普 通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作更動、替代與潤飾。此外，本發(fā)明的保 護范圍并未局限于說明書內(nèi)所述特定實施例中的工藝、機器、制造、物質(zhì)組成、裝置、方法及 步驟，任何本領(lǐng)域普通技術(shù)人員可從本發(fā)明揭示內(nèi)容中理解現(xiàn)行或未來所發(fā)展出的工藝、 機器、制造、物質(zhì)組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能 或獲得大體相同結(jié)果均可使用于本發(fā)明中。因此，本發(fā)明的保護范圍包括上述工藝、機器、 制造、物質(zhì)組成、裝置、方法及步驟。另外，每一權(quán)利要求構(gòu)成個別的實施例，且本發(fā)明的保 護范圍也包括各個權(quán)利要求及實施例的組合。
權(quán)利要求
1.一種半導體裝置，包括 一中介物，包含一頂部表面；一第一凸塊，位于該中介物的頂部表面上； 一開口，自該頂部表面延伸至該中介物中； 一第一裸片，與該第一凸塊接合；以及 一第二裸片，位于該開口中并與該第一裸片接合。
2.如權(quán)利要求1所述的半導體裝置，其中該中介物包含一硅基材或一介電基材，且實 質(zhì)上未包含集成電路裝置。
3.如權(quán)利要求1所述的半導體裝置，還包含一第二凸塊，其位于該中介物的相對于該 頂部表面的一底部表面，并與該第二裸片電性連接。
4.如權(quán)利要求1所述的半導體裝置，其中該中介物包含 一基材；一硅穿孔，位于該基材中；及多個重分布導線，位于該基材的相反兩側(cè)，且與該硅穿孔電性連接。
5.如權(quán)利要求1所述的半導體裝置，還包含一塑?；衔镉谠撝薪槲锷?，且該塑?；?合物包含一圍繞該第一裸片的部分。
6.一種半導體裝置，包括一實質(zhì)上無集成電路裝置的中介物，其中該中介物包含一硅基材；一硅穿孔，位于該硅基材中；多個第一凸塊，位于該中介物的一第一表面上；及多個第二凸塊，位于該中介物的相對于該第一表面的一第二表面上；一第一裸片，與該中介物的多個第一凸塊接合；以及一第二裸片，位于該中介物的一開口中，且與該第一裸片接合。
7.如權(quán)利要求6所述的半導體裝置，其中該第二裸片的水平尺寸小于該第一裸片。
8.如權(quán)利要求6所述的半導體裝置，其中所述多個第一凸塊圍繞該第一裸片分布。
9.如權(quán)利要求8所述的半導體裝置，其中該第二裸片通過所述多個第一凸塊其中之一 與所述多個第二凸塊其中之一電性連接。
10.如權(quán)利要求8所述的半導體裝置，還包含重分布導線，其位于該硅基材的相反兩側(cè) 并與該硅穿孔、所述多個第一凸塊及所述多個第二凸塊電性連接。
全文摘要
本發(fā)明提供一種半導體裝置，包含一具有一頂部表面的中介物，及一凸塊位于此中介物的頂部表面上。一開口，自此中介物的頂部表面延伸至此中介物中。一第一裸片與此凸塊接合。一第二裸片，位于此中介物的開口中，并與此第一裸片及此第二裸片接合。本發(fā)明可避免因形成硅穿孔所導致的良率損失，并可縮短所需的制造周期。
文檔編號H01L25/065GK102148220SQ20111003101
公開日2011年8月10日 申請日期2011年1月25日 優(yōu)先權(quán)日2010年2月5日
發(fā)明者余振華, 胡憲斌, 賴雋仁, 陳明發(fā) 申請人:臺灣積體電路制造股份有限公司