專利名稱：Soi橫向mosfet器件和集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體功率器件和集成電路，特別是涉及一種用于功率集成電路或射 頻功率集成電路的SOI (Semiconductor On hsulator，絕緣襯底上半導(dǎo)體)橫向MOSFET (Metal-Oxide-Semiconductor Field-Effect- ^Transistor，金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng) 晶體管)器件和具備其的集成電路。
背景技術(shù)：
SOI是在頂層半導(dǎo)體(稱為有源層)和襯底層(可以為半導(dǎo)體或絕緣介質(zhì))之間引 入介質(zhì)埋層，將半導(dǎo)體器件或電路制作在有源層中。集成電路中高壓器件、低壓電路之間通 常采用隔離槽30進(jìn)行隔離，有源層3與襯底層1之間則由介質(zhì)埋層2進(jìn)行隔離(如圖1所 示)。因此，與體硅技術(shù)相比，SOI技術(shù)具有寄生效應(yīng)小、泄漏電流小、集成度高、抗輻射能力 強(qiáng)以及無可控硅自鎖效應(yīng)等優(yōu)點(diǎn)，在高速、高溫、低功耗以及抗輻射等領(lǐng)域得到廣泛關(guān)注和 應(yīng)用。SOI功率集成電路技術(shù)的關(guān)鍵是實(shí)現(xiàn)高耐壓、低功耗以及高壓?jiǎn)卧偷?壓?jiǎn)卧g的有效隔離。SOI橫向器件，如LDM0SFET (Lateral Double-diffused Metal-Oxide-Semiconductor Field-Effect-iTransistor,橫向雙擴(kuò)散金屬-氧化物-半導(dǎo) 體場(chǎng)效應(yīng)晶體管)因其便于集成和相對(duì)較低的導(dǎo)通電阻而成為SOI功率集成電路的核心器 件，在等離子顯示屏、馬達(dá)驅(qū)動(dòng)、汽車電子、便攜式電源管理產(chǎn)品以及個(gè)人電腦等應(yīng)用中倍 受青睞。同時(shí)，較之于VDM0SFET(Vertical Double-diffused Metal-Oxide- Semiconductor Field-Effect-Transistor，垂直雙擴(kuò)散金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)晶體管)，橫向MOSFET 更高的開關(guān)速度，使其在射頻領(lǐng)域應(yīng)用廣泛。對(duì)于常規(guī)LDM0SFET器件而言，漂移區(qū)長(zhǎng)度隨器件擊穿電壓的升高單調(diào)增加，這不 僅使器件(或電路)的芯片面積增加、成本增大、不利于小型化，更為嚴(yán)重的是，器件的導(dǎo)通 電阻隨漂移區(qū)長(zhǎng)度(或器件耐壓)的增加而增大(導(dǎo)通電阻與器件耐壓的關(guān)系式可以表達(dá) 為RonocBV 2_3，其中BV為器件耐壓，Ron為導(dǎo)通電阻)，導(dǎo)通電阻的增加導(dǎo)致功耗急劇增 加，并且器件開關(guān)速度也隨之降低。槽柵結(jié)構(gòu)的器件有如下優(yōu)點(diǎn)首先，可以增加封裝密度，從而提高溝道密度和電流 密度；其次，槽柵結(jié)構(gòu)器件的溝道長(zhǎng)度不受光刻工藝的限制，溝道可以做得較短，從而降低 導(dǎo)通電阻(以上兩點(diǎn)均會(huì)增加槽柵結(jié)構(gòu)器件的電流承受能力)；第三，槽柵MOSFET能夠避免 JFET (Junction Field-Effect-Transistor，結(jié)型場(chǎng)效應(yīng)晶體管)效應(yīng)和 snapback (二次擊 穿)效應(yīng)。但是，對(duì)于高壓器件來說，由于漂移區(qū)電阻占器件導(dǎo)通電阻的主要部分，所以槽柵 結(jié)構(gòu)并沒有解決硅極限的問題。Y. S. Huang、B. J. Baliga 等人在 1990 年首次提出將 RESURF (reduced surface field，降低表面電場(chǎng))理論應(yīng)用到SOI器件上，可使器件在反偏時(shí)漂移區(qū)全部耗 盡，并把擊穿點(diǎn)從表面轉(zhuǎn)移到體內(nèi)，從而獲得較高的擊穿電壓。他們?cè)?5 μ m厚頂層硅和 4ym厚埋氧層時(shí)得到擊穿電壓為600V。這在一定程度上緩解了橫向高壓器件的硅極限的問題。R. P. Zingg等人將雙RESURF (Double RESURF)技術(shù)應(yīng)用于SOI高壓器件，如圖 2所示，即在漂移區(qū)表面插入導(dǎo)電類型相反的降場(chǎng)層來改善表面電場(chǎng)，獲得擊穿電壓和導(dǎo)通 電阻的良好折衷。這種結(jié)構(gòu)相對(duì)于單RESURF (single RESURF)，漂移區(qū)的優(yōu)化濃度可以提 高一倍，從而明顯地降低了比導(dǎo)通電阻。2001 年，D. R. Disney 等人在文獻(xiàn)(A new 800V lateral MOSFET with dual conduction paths
ISPSD, 2001)中提出了在體硅材料上的具有雙導(dǎo)電通道的LDMOS (也 可叫做三RESURF (triple RESURF))，這種結(jié)構(gòu)利用埋ρ層的調(diào)制作用，使漂移區(qū)的最優(yōu)化 濃度相對(duì)于雙RESURF LDMOS提高了約50%，從而其比導(dǎo)通電阻相對(duì)于雙RESURF LDMOS下 降大約33%。將體硅結(jié)構(gòu)的雙導(dǎo)電通道結(jié)構(gòu)直接用在SOI上。由于SOI的特殊性，使其優(yōu)化規(guī) 律會(huì)有所不同，且在常規(guī)平面柵結(jié)構(gòu)中，由于半導(dǎo)體埋層、柵極場(chǎng)板以及PN結(jié)(體區(qū)和漂移 區(qū)的結(jié))的相互作用，使器件的耐壓對(duì)半導(dǎo)體埋層的位置非常敏感，工藝重復(fù)性很差(如圖8 所示)。

發(fā)明內(nèi)容
本發(fā)明是為了解決上述問題而做出的，其目的在于提供一種SOI橫向MOSFET器 件和具備其的集成電路，所述器件能夠降低比導(dǎo)通電阻和功耗，能夠提高LDM0SFET耐壓， 能夠降低器件橫向尺寸和芯片面積。本發(fā)明為了達(dá)到上述目的的至少之一，其第一方案是一種SOI橫向MOSFET器件， 其自下而上依次層疊有襯底層、介質(zhì)埋層和有源層，其特征在于，所述有源層包括分別位 于所述有源層的表面并且相互分離的體區(qū)和漏區(qū)、以及位于所述體區(qū)的表面并且從靠近所 述漏區(qū)的一側(cè)起按順序設(shè)置的平面柵溝道區(qū)、第一源區(qū)、體接觸區(qū)和第二源區(qū)；位于所述體 區(qū)和所述漏區(qū)之間的所述有源層為漂移區(qū)，所述漂移區(qū)和所述體區(qū)的導(dǎo)電類型相反；所述 有源層在其表面以下設(shè)置有半導(dǎo)體埋層，所述半導(dǎo)體埋層和所述體區(qū)的導(dǎo)電類型相同；所 述器件具有槽柵結(jié)構(gòu)和平面柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)與所述體區(qū)接觸，并且從所述有源層的 表面縱向延伸至所述介質(zhì)埋層，所述平面柵結(jié)構(gòu)形成于所述體區(qū)的上方，所述槽柵結(jié)構(gòu)由 槽柵介質(zhì)及其包圍的導(dǎo)電材料構(gòu)成，所述平面柵結(jié)構(gòu)由平面柵介質(zhì)及其上面的導(dǎo)電材料構(gòu) 成。根據(jù)本發(fā)明的第一方案，所述的槽柵結(jié)構(gòu)和平面柵結(jié)構(gòu)形成雙柵結(jié)構(gòu)，因而形成 雙導(dǎo)電溝道在所述平面柵結(jié)構(gòu)之下、體區(qū)表面形成平面柵溝道區(qū)，在與所述槽柵結(jié)構(gòu)接觸 的體區(qū)或/和半導(dǎo)體埋層界面形成槽柵溝道區(qū)，因而降低導(dǎo)通電阻；縱向延伸的槽柵結(jié)構(gòu) 增大了有效導(dǎo)電面積，從而降低導(dǎo)通電阻；所述半導(dǎo)體埋層提高漂移區(qū)的優(yōu)化濃度進(jìn)而降 低比導(dǎo)通電阻，而且減小了器件擊穿電壓對(duì)半導(dǎo)體埋層位置的敏感性；另外，將所述器件用 于功率集成電路，器件的槽柵結(jié)構(gòu)可用作高壓區(qū)域與低壓區(qū)域之間的隔離槽，由此，減少了 工藝步驟和工藝成本，并且槽柵結(jié)構(gòu)減小了 JFET效應(yīng)。本發(fā)明與具有雙RESURF結(jié)構(gòu)的SOI LDMOS結(jié)構(gòu)相比，導(dǎo)通電阻下降約40%，且能使耐壓上升。另外，本發(fā)明的第二方案是在所述第一方案中，所述半導(dǎo)體埋層與所述體區(qū)接 觸、或所述半導(dǎo)體埋層與所述體區(qū)不接觸。
另外，本發(fā)明的第三方案是在所述第一或第二方案中，所述器件的俯視圖為對(duì)稱 結(jié)構(gòu)，所述漏區(qū)位于所述器件的中心，由所述漏區(qū)向外依次是所述半導(dǎo)體埋層、所述體區(qū)、 所述第一源區(qū)、所述體接觸區(qū)、所述第二源區(qū)和所述槽柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)位于所述器件 的外圍。另外，本發(fā)明的第四方案是在所述第三方案中，所述器件為軸對(duì)稱結(jié)構(gòu)，所述漏 區(qū)的中心軸線為所述器件的對(duì)稱軸。另外，本發(fā)明的第五方案是在所述第四方案中，所述器件在俯視時(shí)，所述漏區(qū)為 圓形，所述半導(dǎo)體埋層、所述體區(qū)、所述第一源區(qū)、所述體接觸區(qū)、所述第二源區(qū)和所述槽柵 結(jié)構(gòu)為圓形環(huán)帶狀。另外，本發(fā)明的第六方案是在所述第三方案中，所述器件為面對(duì)稱結(jié)構(gòu)，平分所 述漏區(qū)且不穿過所述槽柵結(jié)構(gòu)的平面為所述器件的對(duì)稱面。根據(jù)本發(fā)明的第三至第六方案，所述槽柵結(jié)構(gòu)位于所述器件的外圍，將源于器件 中心漏區(qū)的高電位終止于槽柵之內(nèi)，便于利用槽柵結(jié)構(gòu)實(shí)現(xiàn)高壓器件與槽柵之外的低壓控 制電路間的隔離。特別是，根據(jù)本發(fā)明的第五方案，具有最佳的對(duì)稱型，且減弱了曲率效應(yīng)， 因而耐壓最高，并節(jié)省芯片面積。另外，本發(fā)明的第七方案是在所述第一或第二方案中，所述器件用于MOS控制的 半導(dǎo)體器件。例如可為IGBT、LDM0S。另外，本發(fā)明的第八方案是在所述第一或第二方案中，所述有源層的材料包括 Si、SiC、SiGe、GaAs 或 GaN0根據(jù)本發(fā)明的第八方案，構(gòu)成有源層的這些材料技術(shù)成熟，取材方便，可以滿足不 同器件或電路性能要求。另外，本發(fā)明的第九方案是在所述第一或第二方案中，所述介質(zhì)埋層的材料為 SiO2，或者為包括SiOF、⑶0或SiCOF的介電系數(shù)低于SiA且臨界擊穿電場(chǎng)高于Si臨界擊 穿電場(chǎng)的3倍的介質(zhì)。根據(jù)本發(fā)明的第九方案，介質(zhì)埋層采用介電系數(shù)較低的介質(zhì)，可以增強(qiáng)介質(zhì)埋層 的電場(chǎng)，有利于器件耐壓的提高。另外，本發(fā)明的第十方案是在所述第一或第二方案中，所述槽柵介質(zhì)為SiO2，或 者為包括Si3N4、A1203、AlN或HfO2的介電系數(shù)高于SW2且臨界擊穿電場(chǎng)與SW2相當(dāng)或更 高的介質(zhì)。根據(jù)本發(fā)明的第十方案，高介電系數(shù)的槽柵介質(zhì)可以增強(qiáng)柵電壓對(duì)柵電荷的控制 能力，增大跨導(dǎo)，或者，在相同的柵結(jié)構(gòu)MISmetal-hsulator-kmiconductor，柵電極-柵 介質(zhì)-柵介質(zhì)下的半導(dǎo)體形成MIS結(jié)構(gòu))電容下，可以將槽柵介質(zhì)做得更厚，減小隧道電流， 避免隧穿效應(yīng)，增強(qiáng)器件或芯片的穩(wěn)定性與可靠性。另外，本發(fā)明的第十一方案是在所述第一或第二方案中，將本發(fā)明的橫向雙柵器 件用作SOI高壓集成電路的高壓器件，在高壓集成電路中，高壓器件與低壓控制電路之間 隔離時(shí)，直接采用本發(fā)明的橫向雙柵器件的槽柵結(jié)構(gòu)作為隔離高、低壓間的隔離槽，或者將 利用與制作槽柵相同的工藝同時(shí)形成的槽作為隔離槽。根據(jù)本發(fā)明的第十一方案，槽柵結(jié)構(gòu)本身就具有完善的隔離作用，由此降低了集 成電路的制造成本和工藝難度。此外，將利用與制作槽柵相同的工藝同時(shí)形成的槽作為隔離槽，由此能夠不增加其工藝難度地制造SOI高壓集成電路。另外，本發(fā)明的第十二方案是一種集成電路，其中，作為所述集成電路的有源器 件，包括根據(jù)上述各方案所述的器件。另外，本發(fā)明的第十三方案是在所述第十二方案中，所述集成電路為功率集成電 路或射頻功率集成電路。本發(fā)明的有益效果是
(1)由于導(dǎo)電類型相反的半導(dǎo)體埋層引入在有源層中，形成附加的PN結(jié)，使得有源層 的優(yōu)化濃度大大提高，從而降低了導(dǎo)通電阻。(2)由于本發(fā)明的結(jié)構(gòu)中具有雙柵，形成雙導(dǎo)電溝道，在正向?qū)顟B(tài)下，流過平 面柵溝道區(qū)的電流經(jīng)過半導(dǎo)體埋層之上的有源層，流經(jīng)槽柵溝道區(qū)的電流經(jīng)過半導(dǎo)體埋層 之下的有源層，縮短電流流通路徑，且延伸的槽柵進(jìn)一步增大有效導(dǎo)電區(qū)域。因而，降低器 件導(dǎo)通電阻和開態(tài)功耗；在相同電流下，節(jié)省了芯片的面積。本發(fā)明結(jié)構(gòu)與具有雙RESURF 結(jié)構(gòu)的SOI LDMOS結(jié)構(gòu)相比，導(dǎo)通電阻下降約40%。(3)在阻斷狀態(tài)下，由于半導(dǎo)體埋層對(duì)表面電場(chǎng)的調(diào)制作用，可以有效地降低表面 體區(qū)/有源區(qū)形成PN結(jié)的表面電場(chǎng)峰值，從而能提高橫向擊穿電壓。因此，對(duì)于相同的器 件橫向尺寸，能夠提高器件耐壓；或?qū)τ谙嗤哪蛪?，能夠減小漂移區(qū)和器件長(zhǎng)度，從而能 降低導(dǎo)通電阻和功耗，可以滿足降低芯片成本和小型化的要求。(4)由于半導(dǎo)體埋層和體區(qū)接觸，使耐壓對(duì)半導(dǎo)體埋層位置的敏感性降低，從而降 低工藝難度，能提高成品率。(5)當(dāng)本發(fā)明的器件用作集成電路中的高壓器件時(shí)，所述器件處于高壓阻斷狀態(tài) 時(shí)，縱向延伸至介質(zhì)埋層的槽柵介質(zhì)將來自于所述器件中心漏區(qū)的高電位終止于槽柵以內(nèi) (以N溝道為例)，能避免高電位對(duì)槽柵以外低壓電路的影響。因此，槽柵同時(shí)也作為介質(zhì)隔 離槽，這不僅節(jié)省了介質(zhì)隔離槽的面積，也簡(jiǎn)化了功率集成電路工藝，節(jié)約了成本。因此，根據(jù)本發(fā)明，能夠提供一種高耐壓、低比導(dǎo)通電阻和低功耗、低成本、小型化 以及便于與功率集成電路集成的SOI橫向MOSFET器件。本發(fā)明的上述和其他目的、特征以及優(yōu)點(diǎn)，根據(jù)與附圖關(guān)聯(lián)理解的有關(guān)本發(fā)明的 如下的詳細(xì)說明就會(huì)變得清楚了。


圖1是表示常規(guī)SOI高壓集成電路的剖面結(jié)構(gòu)的示意圖。圖2是表示具有雙RESURF結(jié)構(gòu)的SOI LDMOS的結(jié)構(gòu)示意圖。圖3是表示具有埋層的單槽柵SOI高壓LDMOS的結(jié)構(gòu)剖視圖。圖4(a)是表示本發(fā)明的P型半導(dǎo)體埋層和體區(qū)接觸的N溝道雙柵SOI橫向MOSFET 器件元胞結(jié)構(gòu)的剖視圖。圖4 (b)是表示本發(fā)明的P型半導(dǎo)體埋層和體區(qū)不接觸的N溝道雙柵SOI橫向 MOSFET器件元胞結(jié)構(gòu)的剖視圖。圖5是表示本發(fā)明的具有N型半導(dǎo)體埋層的P溝道雙柵SOI橫向MOSFET器件元 胞結(jié)構(gòu)的剖視圖。圖6是表示本發(fā)明的具有軸對(duì)稱結(jié)構(gòu)的SOI橫向MOSFET器件元胞結(jié)構(gòu)的版圖示
7意圖。圖7是表示本發(fā)明的具有面對(duì)稱結(jié)構(gòu)的SOI橫向MOSFET器件元胞結(jié)構(gòu)的版圖示 意圖。圖8是表示3種N溝道SOI LDMOS的擊穿電壓對(duì)半導(dǎo)體P埋層位置依賴關(guān)系的示 意圖。圖9是表示幾種結(jié)構(gòu)的N溝道SOI LDMOS正向電流-電壓特性曲線的示意圖。圖10是表示二維電流線分布的比較的示意圖。圖11是表示本發(fā)明用于集成電路中的情況下高壓SOI橫向MOSFET器件與低壓電 路的隔離的示意圖。附圖標(biāo)記說明
1、襯底層；2、介質(zhì)埋層；3、有源層；4、半導(dǎo)體埋層；5、導(dǎo)電材料；6、槽柵介質(zhì)；7、平面 柵介質(zhì)；8、槽柵結(jié)構(gòu)；8’、平面柵結(jié)構(gòu)；9、體區(qū)；10、體接觸區(qū)；11a、源區(qū)；lib、源區(qū)；12、漏 區(qū)；13、淺P+區(qū)；14、槽柵溝道區(qū)；14'、平面柵溝道區(qū)；30、隔離槽；S、源電極；D、漏電極；G、 槽柵電極；G'、平面柵電極；G"、柵電極。
具體實(shí)施例方式為了使本發(fā)明的技術(shù)方案更加清楚和明白，以下參照附圖并結(jié)合具體實(shí)施例，對(duì) 本發(fā)明進(jìn)行更詳細(xì)的描述。附圖是示意性的，并不一定按比例繪制，貫穿附圖相同的附圖標(biāo) 記表示相同的部分。本發(fā)明的技術(shù)方案是，充分利用槽柵、平面柵以及半導(dǎo)體埋層，即利用雙柵結(jié)構(gòu)配 合半導(dǎo)體埋層，對(duì)SOI橫向MOSFET器件的電氣性能進(jìn)行了綜合改進(jìn)和提高。為了方便描述， 本發(fā)明的SOI橫向MOSFET器件有時(shí)也簡(jiǎn)稱為器件。<實(shí)施例1>
圖4(a)是表示本發(fā)明的P型半導(dǎo)體埋層4和體區(qū)9接觸的N溝道雙柵SOI橫向MOSFET 器件元胞結(jié)構(gòu)的剖視圖。如圖4 (a)所示，在SOI橫向MOSFET器件中，自下而上依次層疊 有襯底層1、介質(zhì)埋層2和有源層3，有源層3具有分別位于有源層3的表面并且相互分離 的體區(qū)9和漏區(qū)12、以及位于體區(qū)9的表面并且從靠近漏區(qū)12的一側(cè)起按順序設(shè)置的平 面柵溝道區(qū)14'、源區(qū)11a、體接觸區(qū)10和源區(qū)11b，位于體區(qū)9和漏區(qū)12之間的有源層3 為漂移區(qū)，其導(dǎo)電類型和體區(qū)9的導(dǎo)電類型相反，有源層3在其表面以下設(shè)置有半導(dǎo)體埋層 4，半導(dǎo)體埋層4和體區(qū)9的導(dǎo)電類型相同。在本發(fā)明中，對(duì)于半導(dǎo)體埋層4與體區(qū)9的上 下相對(duì)位置，并不進(jìn)行特別限定，可以位于體區(qū)9的下方，也可以與體區(qū)9的范圍部分重疊 或包含于體區(qū)9的范圍之中。在SOI橫向MOSFET器件中，設(shè)置有槽柵結(jié)構(gòu)8和平面柵結(jié)構(gòu) 8'，槽柵結(jié)構(gòu)8由槽柵介質(zhì)6及其包圍的導(dǎo)電材料5構(gòu)成，槽柵結(jié)構(gòu)8與體區(qū)9接觸，并與 半導(dǎo)體埋層4也接觸，并且槽柵結(jié)構(gòu)8從有源層3的表面縱向延伸至介質(zhì)埋層2，平面柵結(jié) 構(gòu)8'形成于體區(qū)9的上方，由平面柵介質(zhì)7及其上面的導(dǎo)電材料構(gòu)成。當(dāng)器件導(dǎo)通時(shí)，在 平面柵電極G'之下的體區(qū)9表面形成平面柵溝道區(qū)14'，經(jīng)過平面柵溝道區(qū)14'的電流流 經(jīng)半導(dǎo)體埋層4之上的有源層3，并且，在槽柵電極G側(cè)面形成槽柵溝道區(qū)14，且延伸的槽 柵結(jié)構(gòu)8側(cè)面在有源層3內(nèi)形成多子積累層，經(jīng)過槽柵溝道區(qū)14的電流流經(jīng)半導(dǎo)體埋層4 之下的有源層3。和具有埋層的平面柵SOI器件不同的是，本例器件結(jié)構(gòu)具有雙柵結(jié)構(gòu)(槽柵結(jié)構(gòu)8和平面柵結(jié)構(gòu)8’)，兩個(gè)柵結(jié)構(gòu)的柵電極即槽柵電極G和平面柵電極G’電氣連接， 且半導(dǎo)體埋層4和體區(qū)9接觸。與圖3所示的結(jié)構(gòu)相比，本例中器件的耐壓得到提高，且對(duì) 半導(dǎo)體埋層4的位置不敏感。由于采用了雙柵結(jié)構(gòu)，所以能增大有效導(dǎo)電區(qū)域，縮短電流流 通路徑，使導(dǎo)通電阻下降30%以上，降低了器件的靜態(tài)功耗。此外，圖4 (a)也可以構(gòu)成為 半導(dǎo)體埋層4與體區(qū)9接觸，但不與槽柵結(jié)構(gòu)8接觸。圖4 (b)是表示本發(fā)明的P型半導(dǎo)體埋層4和體區(qū)9不接觸的N溝道雙柵SOI橫 向MOSFET器件元胞結(jié)構(gòu)的剖視圖。如圖4 (b)所示，其與圖4 (a)的不同之處僅在于，半 導(dǎo)體埋層4與體區(qū)9和槽柵結(jié)構(gòu)8不接觸。由于采用了雙柵結(jié)構(gòu)，所以能增大有效導(dǎo)電區(qū) 域，縮短電流流通路徑，使導(dǎo)通電阻下降30%以上，降低了器件的靜態(tài)功耗。與圖3所示的 結(jié)構(gòu)相比，器件耐壓得到提高。此外，圖4 (b)也可以構(gòu)成為半導(dǎo)體埋層4與體區(qū)9不接 觸，但與槽柵結(jié)構(gòu)8接觸。<實(shí)施例2>
圖5是表示本發(fā)明的具有N型半導(dǎo)體埋層4的P溝道雙柵SOI橫向MOSFET器件元胞 結(jié)構(gòu)的剖視圖。如圖5所示，其與圖4(a)的不同之處僅在于，本例器件的有源層3、半導(dǎo)體 埋層4、源區(qū)lla、llb、漏區(qū)12、體區(qū)9和體接觸區(qū)10的材料導(dǎo)電類型與N溝道雙柵SOI橫 向MOSFET器件的相應(yīng)區(qū)域相反，并且，也可獲得與實(shí)施例1同樣的技術(shù)效果。也就是說，本 發(fā)明具有半導(dǎo)體埋層的雙柵MOS控制的橫向SOI器件，既可用于制作N溝道器件，也可以制 作P溝道器件。<實(shí)施例3>
在本實(shí)施例3中，器件的俯視圖為對(duì)稱結(jié)構(gòu)，漏區(qū)12位于器件的中心，由漏區(qū)12向外 是半導(dǎo)體埋層4、體區(qū)9、源區(qū)11a、體接觸區(qū)10、源區(qū)lib和槽柵結(jié)構(gòu)8，槽柵結(jié)構(gòu)8位于器 件的外圍。下面，根據(jù)圖6和圖7，對(duì)本實(shí)施例3進(jìn)行說明。圖6是表示本發(fā)明的具有軸對(duì)稱結(jié)構(gòu)的一個(gè)SOI橫向MOSFET器件元胞版圖布局 的示意圖，即XZ平面圖，其中AA'沿χ方向，垂直于紙面的縱向即為y方向。該圖6以圓形 圖形為例描述軸對(duì)稱結(jié)構(gòu)。漏電極D位于器件中心。器件以漏區(qū)12的中心軸線即y軸為 對(duì)稱軸。平面柵電極G’引出，與器件最外圍的槽柵結(jié)構(gòu)8中的槽柵電極G電氣連接，構(gòu)成 器件的柵電極G"。槽柵結(jié)構(gòu)8位于器件最外側(cè)以便實(shí)現(xiàn)集成電路中高、低壓?jiǎn)卧母綦x。對(duì)于軸對(duì)稱結(jié)構(gòu)，在版圖設(shè)計(jì)中，漏區(qū)12剖面形狀可以為圓形或除正三角形之外 的正多邊形，與之匹配地，半導(dǎo)體埋層4、源區(qū)11a、體接觸區(qū)10、源區(qū)lib和槽柵結(jié)構(gòu)8的剖 面形狀則為圓形環(huán)帶或除正三角形環(huán)帶之外的正多邊形環(huán)帶。對(duì)于俯視圖形為圓形的漏區(qū) 12，且半導(dǎo)體埋層4、體區(qū)9、源區(qū)11a、體接觸區(qū)10、源區(qū)lib和槽柵結(jié)構(gòu)8的俯視圖形為圓 形環(huán)帶的器件結(jié)構(gòu)，具有最佳的對(duì)稱型，且減弱了曲率效應(yīng)，因而耐壓最高，并節(jié)省芯片面 積。一般而言，同一器件的漏區(qū)12剖面形狀與外圍如槽柵結(jié)構(gòu)8和半導(dǎo)體埋層4的剖面形 狀相匹配，如漏區(qū)12為正六邊形，半導(dǎo)體埋層4、體區(qū)9、源區(qū)11a、體接觸區(qū)10、源區(qū)lib和 槽柵結(jié)構(gòu)8也為正六邊形環(huán)帶。圖7是表示本發(fā)明的具有面對(duì)稱結(jié)構(gòu)的一個(gè)SOI橫向MOSFET器件元胞版圖布局 的示意圖。如圖7所示，該圖為XZ平面圖，其中AA'沿χ方向，BB'沿ζ方向，垂直于紙面 的縱向即為y方向。該器件的對(duì)稱面為過BB'的yz平面。該圖包含半導(dǎo)體埋層4和槽柵 結(jié)構(gòu)8的版圖，還具有如下的金屬電極的版圖槽柵電極G、平面柵電極G’、柵電極G"(槽柵電極G和平面柵電極G’電氣連接，由同一電極G"引出連在一起構(gòu)成G")、源電極S和 漏電極D。在該版圖布局上，電學(xué)上起作用的源區(qū)IlaUlb (圖6、圖7為俯視圖，源區(qū)11a、 lib和體接觸區(qū)10被遮擋，因此未示出，但其與其他部件的相對(duì)位置例如可參見圖4 (a))、 漏區(qū)12、槽柵結(jié)構(gòu)8、半導(dǎo)體埋層4等圖形均為條形，圖中漏區(qū)12位于器件中心，漏電極D 兩邊結(jié)構(gòu)左右對(duì)稱，平分漏區(qū)12且不穿過槽柵結(jié)構(gòu)8的平面為其對(duì)稱面，從漏區(qū)12向外依 次為半導(dǎo)體埋層4、平面柵電極G’、源電極S、槽柵結(jié)構(gòu)8，槽柵結(jié)構(gòu)8位于器件最外側(cè)以便 將來自漏區(qū)12的高電位終止于槽柵結(jié)構(gòu)8以內(nèi)，從而實(shí)現(xiàn)集成電路中高、低壓?jiǎn)卧母綦x。 平面柵結(jié)構(gòu)8’中由平面柵電極G’引出，槽柵結(jié)構(gòu)8中的導(dǎo)電材料5由槽柵電極G引出，它 們的共同引出端為器件的柵電極G"。圖中柵電極G"和源電極S采用了叉指狀結(jié)構(gòu)。此 外，也可以是圖7所示之外的其他的面對(duì)稱結(jié)構(gòu)。<其他實(shí)施例>
本發(fā)明的SOI橫向器件可用于MOS控制的橫向功率器件，最適合用于集成電路的有源 器件，特別是適合用于功率集成電路或射頻功率集成電路。本發(fā)明的上述各實(shí)施例描述的器件，可以采用Si、SiC、SiGe, GaAs或GaN等作為 有源層3的材料制作器件或集成電路，這些材料技術(shù)成熟，取材方便，可以滿足不同器件或 電路性能要求。如果有源層3是材料采用Si，則優(yōu)選導(dǎo)電材料5為多晶硅。槽柵介質(zhì)6的選擇，也可以采用SiO2,或介電系數(shù)高于SW2且臨界擊穿電場(chǎng)與SW2 相當(dāng)或更高的介質(zhì)如Si3N4、AlN、Al2O3或HfO2等。槽柵介質(zhì)6采用較高的介電系數(shù)，可以 增強(qiáng)柵電壓對(duì)柵電荷的控制能力，增大跨導(dǎo)。或者，在相同的柵結(jié)構(gòu)MlSmetal-hsulator-Semiconductor,柵電極-柵介質(zhì)-柵介質(zhì)下的半導(dǎo)體形成MIS結(jié)構(gòu))電容下，可以將槽柵 介質(zhì)6做得更厚，減小隧道電流，避免隧穿效應(yīng)，增強(qiáng)器件或芯片的穩(wěn)定性與可靠性。對(duì)于介質(zhì)埋層2的材料，可以是SiO2,或采用介電系數(shù)低于S^2且臨界擊穿電場(chǎng) 高于Si臨界擊穿電場(chǎng)的3倍的介質(zhì)，如Si0F、CD0或SiCOF等。采用介電系數(shù)較低的介質(zhì)， 可以增強(qiáng)介質(zhì)埋層2的電場(chǎng)，有利于器件耐壓的提高。本發(fā)明的技術(shù)方案對(duì)襯底材料幾乎沒有要求，可以是η型或ρ型半導(dǎo)體材料，甚至 可以是絕緣介質(zhì)材料，或與介質(zhì)埋層2為同一種介質(zhì)材料。<實(shí)施例與現(xiàn)有技術(shù)的效果評(píng)價(jià)>
圖8是表示3種N溝道SOI LDMOS的擊穿電壓對(duì)半導(dǎo)體P埋層位置依賴關(guān)系的示意圖。 圖中，橫坐標(biāo)D為P埋層距槽柵介質(zhì)的內(nèi)邊界(以漏區(qū)為器件中心)的距離；對(duì)比的3種器 件包括具有P埋層的平面柵SOI LDMOS ；具有P埋層的槽柵SOI LDMOS，如圖3所示(這2 類SOI LDMOS均為單柵結(jié)構(gòu));雙柵SOI LDMOS為本發(fā)明的具有P半導(dǎo)體埋層和雙柵結(jié)構(gòu)的 SOI LDM0S，如圖4 (a)、圖4 (b)所示。從圖中可以看出，具有P埋層的平面柵SOI LDMOS 的耐壓對(duì)半導(dǎo)體埋層位置很敏感，這對(duì)產(chǎn)品的可靠性來說是不利的；具有半導(dǎo)體P埋層的 槽柵SOI LDMOS結(jié)構(gòu)解決了耐壓對(duì)半導(dǎo)體埋層敏感性的問題，半導(dǎo)體埋層的位置在很大范 圍內(nèi)變化，器件的耐壓基本沒有變化；本發(fā)明的具有半導(dǎo)體埋層的雙柵SOI LDMOS結(jié)構(gòu)，由 于半導(dǎo)體埋層在工藝上和P-阱連在一起，從圖中可以看出，基本解決了耐壓對(duì)半導(dǎo)體埋層 位置的敏感性的問題。圖9是表示幾種結(jié)構(gòu)的N溝道SOI LDMOS正向電流-電壓特性曲線的示意圖。圖中，具有P埋層的槽柵SOI LDMOS結(jié)構(gòu)如圖3所示；單RESURF平面柵SOI LDMOS是常規(guī)的 N溝道平面柵SOI LDMOS ；具有P埋層的雙柵SOI LDMOS是本發(fā)明的具有P埋層的N溝道雙 柵SOI LDM0S，如圖4 (a)、圖4 (b)所示；雙RESURF平面柵SOI LDMOS結(jié)構(gòu)如圖2所示。 從圖中可以知道在一定的電流密度下，本發(fā)明的具有半導(dǎo)體埋層的雙柵結(jié)構(gòu)具有最下的正 向壓降，具有半導(dǎo)體埋層的單槽柵SOI LDMOS次之。其中，本發(fā)明的具有半導(dǎo)體埋層的雙柵 結(jié)構(gòu)的導(dǎo)通電阻比雙RESURF SOI LDMOS結(jié)構(gòu)降低了 49. 3%，比單RESURF SOI LDMOS結(jié)構(gòu)降 低了 64. 2%，比半導(dǎo)體埋層單槽柵SOI LDMOS (由于半導(dǎo)體埋層常規(guī)平面柵SOI LDMOS耐壓 特性太差，這里不做比較)下降了 38.2%。本發(fā)明的具有半導(dǎo)體埋層的雙柵結(jié)構(gòu)的比導(dǎo)通電 阻能有這么大的下降，一是由于P埋層的存在使得漂移區(qū)的優(yōu)化濃度有很大的提高；二是 由于采用了雙柵結(jié)構(gòu)，使得電流路徑比較短，且拓展了有源層有效導(dǎo)電面積，使電流分布比 較均勻，因而，降低了器件的比導(dǎo)通電阻。圖10是表示二維電流線分布的比較的示意圖(半個(gè)元胞)，2根相鄰電流線的電流 強(qiáng)度差為4X KT7A/μ m。其中圖10 (a)表示單RESURF平面柵SOI LDMOS，圖10 (b)表示 雙RESURF平面柵SOI LDMOS,圖10 (c)表示具有半導(dǎo)體埋層的單槽柵SOI器件，圖10 (d) 表示本發(fā)明的具有半導(dǎo)體埋層的雙柵SOI器件。由圖中可知，具有半導(dǎo)體埋層的雙柵SOI器 件的電流分布最為均勻，且在相同正向壓降下，電流密度最大；具有半導(dǎo)體埋層單槽柵SOI 器件次之，且都優(yōu)于其他兩種結(jié)構(gòu)。由于電流分布比較均勻，所以正向?qū)ǖ膶?dǎo)通電阻小、 以及可以具有更好的溫度特性。綜上，本發(fā)明一方面使器件耐壓得到提高，且解決了耐壓對(duì) 半導(dǎo)體埋層位置的敏感性問題；另一方面，由于采用的雙柵結(jié)構(gòu)以及引入半導(dǎo)體埋層，所以 使得器件具有更低的比導(dǎo)通電阻；再者，高壓截止?fàn)顟B(tài)時(shí)，縱向延伸至介質(zhì)埋層上表面的槽 柵介質(zhì)將來自于器件中心的漏區(qū)的高電位終止于槽柵以內(nèi)，能夠避免高電位對(duì)槽柵以外的 低壓電路的影響。因此，槽柵同時(shí)也作為介質(zhì)隔離槽，這不僅節(jié)省了介質(zhì)隔離槽的面積，而 且不需要像常規(guī)SOI高壓集成電路那樣，采用專門工藝流程制作介質(zhì)隔離槽，簡(jiǎn)化了功率 集成電路工藝，節(jié)約了成本。<變形例>
圖11是表示本發(fā)明用于集成電路中的情況下高壓器件與低壓電路的隔離的示意圖。 從該圖11可以看出，采用本發(fā)明，高壓器件與低壓電路之間不需要形成專門的隔離槽(比 如圖1中的隔離槽30)，本發(fā)明的槽柵結(jié)構(gòu)8，加之，圍繞槽柵外邊界制作淺P+區(qū)13，且淺P+ 區(qū)13接地，可以有效地避免柵極的開關(guān)瞬態(tài)對(duì)低壓電路區(qū)域的影響，從而具有完善的隔離 功能，由此降低了集成電路的制造成本和工藝難度。以上通過示例性實(shí)施例描述了本發(fā)明，然而，這并不意圖限制本發(fā)明的保護(hù)范圍。 本領(lǐng)域技術(shù)人員可以想到的上述實(shí)施例的任何修改或變型都落入由所附權(quán)利要求限定的 本發(fā)明的范圍內(nèi)。例如，還可以對(duì)各實(shí)施例或?qū)嵤├械囊剡M(jìn)行任意組合使用。
權(quán)利要求
1.一種SOI橫向MOSFET器件，其自下而上依次層疊有襯底層、介質(zhì)埋層和有源層，其 特征在于，所述有源層包括分別位于所述有源層的表面并且相互分離的體區(qū)和漏區(qū)，以及位于所述體區(qū)的表面并且從靠近所述漏區(qū)的一側(cè)起按順序設(shè)置的平面柵溝道區(qū)、第一 源區(qū)、體接觸區(qū)和第二源區(qū)；位于所述體區(qū)和所述漏區(qū)之間的所述有源層為漂移區(qū)，所述漂移區(qū)和所述體區(qū)的導(dǎo)電 類型相反；所述有源層在其表面以下設(shè)置有半導(dǎo)體埋層，所述半導(dǎo)體埋層和所述體區(qū)的導(dǎo)電類型 相同；所述器件具有槽柵結(jié)構(gòu)和平面柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)與所述體區(qū)接觸，并且從所述有 源層的表面縱向延伸至所述介質(zhì)埋層，所述平面柵結(jié)構(gòu)形成于所述體區(qū)的上方，所述槽柵 結(jié)構(gòu)由槽柵介質(zhì)及其包圍的導(dǎo)電材料構(gòu)成，所述平面柵結(jié)構(gòu)由平面柵介質(zhì)及其上面的導(dǎo)電 材料構(gòu)成。
2.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述半導(dǎo)體埋層與所述體區(qū)接觸、或所 述半導(dǎo)體埋層與所述體區(qū)不接觸。
3.根據(jù)權(quán)利要求1或2所述的器件，其特征在于，所述器件的俯視圖為對(duì)稱結(jié)構(gòu)，所述 漏區(qū)位于所述器件的中心，由所述漏區(qū)向外依次是所述半導(dǎo)體埋層、所述體區(qū)、所述第一源 區(qū)、所述體接觸區(qū)、所述第二源區(qū)和所述槽柵結(jié)構(gòu)，所述槽柵結(jié)構(gòu)位于所述器件的外圍。
4.根據(jù)權(quán)利要求3所述的器件，其特征在于，所述器件為軸對(duì)稱結(jié)構(gòu)，所述漏區(qū)的中 心軸線為所述器件的對(duì)稱軸。
5.根據(jù)權(quán)利要求4所述的器件，其特征在于，所述器件在俯視時(shí)，所述漏區(qū)為圓形，所 述半導(dǎo)體埋層、所述體區(qū)、所述第一源區(qū)、所述體接觸區(qū)、所述第二源區(qū)和所述槽柵結(jié)構(gòu)為 圓形環(huán)帶狀。
6.根據(jù)權(quán)利要求3所述的器件，其特征在于，所述器件為面對(duì)稱結(jié)構(gòu)，平分所述漏區(qū) 且不穿過所述槽柵結(jié)構(gòu)的平面為所述器件的對(duì)稱面。
7.根據(jù)權(quán)利要求1或2所述的器件，其特征在于，所述器件用于MOS控制的半導(dǎo)體器件。
8.根據(jù)權(quán)利要求1或2所述的器件，其特征在于，所述有源層的材料包括Si、SiC、 SiGe、GaAs 或GaN。
9.根據(jù)權(quán)利要求1或2所述的器件，其特征在于，所述介質(zhì)埋層的材料為SiO2,或者為 包括SiOF、⑶0或SiCOF的介電系數(shù)低于SW2且臨界擊穿電場(chǎng)高于Si臨界擊穿電場(chǎng)的3倍 的介質(zhì)。
10.根據(jù)權(quán)利要求1或2所述的器件，其特征在于，所述槽柵介質(zhì)為SiO2，或者為包括 Si3N4、Al203、AlN或HfO2的介電系數(shù)高于SiO2且臨界擊穿電場(chǎng)與SiO2相當(dāng)或更高的介質(zhì)。
11.根據(jù)權(quán)利要求1或2所述的器件，其特征在于，在所述器件用作高壓器件并與低壓 電路隔離時(shí)，直接將槽柵結(jié)構(gòu)作為隔離高壓區(qū)域與低壓區(qū)域間的隔離槽，或者將利用與制 作槽柵結(jié)構(gòu)相同的工藝同時(shí)形成的槽作為所述隔離槽。
12.—種集成電路，其特征在于，作為所述集成電路的有源器件，包括根據(jù)權(quán)利要求1至11的任一項(xiàng)所述的器件。
13.根據(jù)權(quán)利要求12所述的集成電路，其特征在于，所述集成電路為功率集成電路或 射頻功率集成電路。
全文摘要
本發(fā)明提供一種SOI橫向MOSFET器件和集成電路，所述器件中，有源層(3)包括分別位于有源層(3)的表面并且相互分離的體區(qū)(9)和漏區(qū)(12)、以及位于體區(qū)(9)的表面并且從靠近漏區(qū)(12)的一側(cè)起按順序設(shè)置的平面柵溝道區(qū)(14')、源區(qū)(11a)、體接觸區(qū)(10)和源區(qū)(11b)；位于體區(qū)(9)和漏區(qū)(12)之間的有源層(3)為漂移區(qū)，漂移區(qū)和體區(qū)(9)的導(dǎo)電類型相反；有源層(3)在其表面以下設(shè)置有半導(dǎo)體埋層(4)，半導(dǎo)體埋層(4)和體區(qū)(9)的導(dǎo)電類型相同；所述器件具有槽柵結(jié)構(gòu)(8)和平面柵結(jié)構(gòu)(8')，槽柵結(jié)構(gòu)(8)與體區(qū)(9)接觸，并且從有源層(3)的表面縱向延伸至介質(zhì)埋層(2)，平面柵結(jié)構(gòu)(8')形成于體區(qū)(9)的上方。本發(fā)明的器件耐壓高、比導(dǎo)通電阻低、功耗低、成本低、易小型化而且便于集成。
文檔編號(hào)H01L29/423GK102148251SQ20111000358
公開日2011年8月10日 申請(qǐng)日期2011年1月10日 優(yōu)先權(quán)日2011年1月10日
發(fā)明者姚國(guó)亮, 張波, 李肇基, 王元?jiǎng)? 羅小蓉, 雷天飛 申請(qǐng)人:電子科技大學(xué)