專利名稱：晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種晶體管。本發(fā)明還涉及晶體管的制造方法。
背景技術(shù)：
晶體管是集成電路中的常用元件。然而，隨著半導(dǎo)體工藝向深亞微米甚至納米級(jí)發(fā)展，出現(xiàn)了一些新的問(wèn)題。例如，寄生電容對(duì)晶體管性能的影響愈發(fā)嚴(yán)重，特別是柵極疊層的高度導(dǎo)致的柵極疊層與電接觸之間的寄生電容，已經(jīng)成為納米級(jí)晶體管性能提升的很大阻礙。此外，由于較小的柵-柵間距，柵極疊層的高度還對(duì)用于制造半導(dǎo)體器件的多個(gè)工藝模塊造成了限制。因此，為了改善晶體管的性能，所期望的是能夠降低柵極疊層的高度。然而，在現(xiàn)有的晶體管中，對(duì)于晶體管閾值電壓的調(diào)節(jié)主要依賴于柵極疊層的功函數(shù)而該功函數(shù)受到柵極疊層的材料以及高度的影響。此外，在用于制造晶體管的工藝流程中，柵極疊層在某些情況下需要具有一定的高度以便用作阻擋層。以上這些因素都限制了柵極疊層高度的降低。

發(fā)明內(nèi)容
本發(fā)明的其中一個(gè)目的是克服以上缺點(diǎn)中的至少一些，并提供一種改進(jìn)的晶體管及其制造方法。根據(jù)本發(fā)明的一個(gè)方面，提供了一種晶體管，該晶體管包括襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；形成在所述半導(dǎo)體層上的柵極疊層，所述柵極疊層包括柵極電介質(zhì)和形成在該柵極電介質(zhì)上的柵電極；形成在所述柵極疊層的側(cè)壁上的側(cè)墻隔離層；以及分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)，其中，所述柵極疊層的高度小于所述側(cè)墻隔離層的尚度。發(fā)明人已經(jīng)認(rèn)識(shí)到，可以利用背柵來(lái)調(diào)節(jié)晶體管的閾值電壓，從而減少或消除由于閾值電壓調(diào)節(jié)導(dǎo)致的對(duì)于晶體管的柵極疊層的材料、高度等的限制。鑒于這一認(rèn)知，根據(jù)本發(fā)明一個(gè)實(shí)施例的晶體管包括背柵并且該背柵用于調(diào)節(jié)所述晶體管的閾值電壓，并且所述晶體管的柵極疊層的高度小于側(cè)墻隔離層的高度。這種高度降低的柵極疊層能夠減小寄生電容從而改善晶體管的性能。根據(jù)本發(fā)明的另一方面，提供了一種晶體管，該晶體管包括襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；形成在所述半導(dǎo)體層上的柵極疊層，所述柵極疊層包括柵極電介質(zhì)和形成在該柵極電介質(zhì)上的柵電極；形成在所述柵極疊層的側(cè)壁上的側(cè)墻隔離層；分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)；以及形成于所述背柵的一部分上的背柵接觸，其中，所述背柵接觸包括從所述背柵的表面凸出的部分，所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述半導(dǎo)體層的表面凸出的部分，并且所述柵極疊層的高度小于所述側(cè)墻隔離層的高度。
所提出的晶體管包括形成于背柵的一部分上的背柵接觸并且該背柵接觸包括從背柵的表面凸出的部分。背柵接觸的形成能夠在晶體管的背柵與電路中的其他部件之間實(shí)現(xiàn)所需的電連接。此外，該晶體管的背柵接觸的形成不會(huì)破壞已經(jīng)形成的結(jié)構(gòu)且無(wú)需附加的保護(hù)層，從而使制造工藝得以簡(jiǎn)化且降低了制造成本。根據(jù)本發(fā)明的又一方面，提供了一種制造晶體管的方法。所述方法包括提供襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；在所述半導(dǎo)體層上形成柵極疊層，所述柵極疊層包括柵極電介質(zhì)、形成在所述柵極電介質(zhì)上的柵電極和形成在所述柵電極上的犧牲層；在所述柵極疊層的側(cè)壁上形成側(cè)墻隔離層；在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)；以及選擇性去除所述柵極疊層的犧牲層。根據(jù)本發(fā)明的再一方面，提供了一種制造晶體管的方法。所述方法包括提供襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；在所述半導(dǎo)體層上形成柵極疊層，所述柵極疊層包括柵極電介質(zhì)、形成在所述柵極電介質(zhì)上的柵電極和形成在所述柵電極上的犧牲層；選擇性去除所述半導(dǎo)體層和所述絕緣層的一部分從而露出所述背柵的一部分；在所述柵極疊層的側(cè)壁上形成側(cè)墻隔離層；在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)；對(duì)所述背柵的露出部分、所述源區(qū)和所述漏區(qū)進(jìn)行選擇性生長(zhǎng)，以形成從所述背柵的表面凸出的部分并由此形成背柵接觸，并且使得所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述半導(dǎo)體層的表面凸出的部分；以及選擇性去除所述柵極疊層的犧牲層。


本發(fā)明的這些和其它目的、特征和優(yōu)點(diǎn)將會(huì)從結(jié)合附圖對(duì)于本發(fā)明示例性實(shí)施例的以下詳細(xì)描述中變得更為清楚明了。在附圖中圖IA示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。圖IB示出了圖IA中的晶體管形成接觸后的示意圖。圖2A示出了根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。圖2B示出了圖2A中的晶體管形成接觸后的示意圖。圖3A示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第一步驟。圖;3B示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第二步驟。圖3C示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第三步驟。圖3D示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第四步驟。圖3E示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第五步驟。圖3F示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的可選的第六步驟。圖4A示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第一步驟。圖4B示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第二步驟。圖4C示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第三步驟。圖4D示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第四步驟。圖4E示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第五步驟。圖4F示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第六步驟。
圖4G示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第七步驟。圖4H示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的可選的第八步
馬聚ο
具體實(shí)施例方式以下將結(jié)合附圖詳細(xì)描述本發(fā)明的示例性實(shí)施例。附圖是示意性的，并未按比例繪制，且只是為了說(shuō)明本發(fā)明的實(shí)施例而并不意圖限制本發(fā)明的保護(hù)范圍。在附圖中，相同的附圖標(biāo)記表示相同或相似的部件。為了使本發(fā)明的技術(shù)方案更加清楚，本領(lǐng)域熟知的工藝步驟及器件結(jié)構(gòu)在此省略。首先，參照?qǐng)DIA和IB詳細(xì)描述根據(jù)本發(fā)明的示例性實(shí)施例的晶體管。圖IA示出了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。如圖IA所示，用于形成晶體管110的襯底100可以包括順序堆疊的背柵103、絕緣層104和半導(dǎo)體層105。作為實(shí)例，襯底100的絕緣層104可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4。半導(dǎo)體層105可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103可以包括例如半導(dǎo)體材料。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103也可以包括金屬。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Cu、 Al、TiN。在晶體管110中，背柵103用于調(diào)節(jié)該晶體管的閾值電壓。例如，可以通過(guò)背柵對(duì)晶體管的體區(qū)形成控制，使得背柵的偏置能夠影響整個(gè)體區(qū)的費(fèi)米能級(jí)而造成體區(qū)反型或是積累，由此調(diào)節(jié)晶體管的閾值電壓。需要注意的是，襯底100中包含的半導(dǎo)體層的數(shù)目以及絕緣層的數(shù)目不限于圖IA 中所示的數(shù)目。所述襯底例如可以包括更多個(gè)半導(dǎo)體層或絕緣層。晶體管110的柵極疊層形成在襯底100的半導(dǎo)體層105上。柵極疊層可以包括柵極電介質(zhì)111以及形成在該柵極電介質(zhì)上的柵電極112。柵極電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4, Hf02。柵電極例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合鈦、鋁、銅、石墨烯。在柵極疊層的側(cè)壁上形成有側(cè)墻隔離層114。側(cè)墻隔離層114例如可以包括氮化物，比如Si3N4。側(cè)墻隔離層114也可以包括氧化物，例如Si02。晶體管110的源區(qū)115和漏區(qū)116分別位于柵極疊層的兩側(cè)。可選地而非必須地， 源區(qū)115和漏區(qū)116可以分別包括從半導(dǎo)體層105的表面凸出的部分11 和116a。這些凸出的部分抬升了晶體管的源區(qū)和漏區(qū)。這在需要形成接觸孔的情況下是尤為有利的，因?yàn)橥钩龅牟糠纸档土诵纬山佑|孔需要的刻蝕高度。在圖IA所示的晶體管中，包括柵極電介質(zhì)111和柵電極112的柵極疊層的高度小于側(cè)墻隔離層114的高度。例如，柵極疊層的高度可以處于0. 5nm至30nm的范圍內(nèi)。在如圖IA所示的晶體管中，背柵用于調(diào)節(jié)所述晶體管的閾值電壓并且使所述晶體管的柵極疊層的高度小于側(cè)墻隔離層的高度。這種降低的柵極疊層能夠減小寄生電容從而改善晶體管的性能。圖IB示出了圖IA中的晶體管形成接觸后的示意圖。除了接觸插塞(contactplug)以外，圖IB中所示的晶體管的結(jié)構(gòu)與圖IA中的晶體管大體相同。如圖IB所示，在晶體管的源區(qū)115和漏區(qū)116分別包括從半導(dǎo)體層105的表面凸出的部分11 和116a的情況下，可以在晶體管的源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a上分別形成源區(qū)接觸插塞117和漏區(qū)接觸插塞118。在圖IB所示的示例性實(shí)施例中，源區(qū)接觸插塞117和漏區(qū)接觸插塞118可以分別形成在源區(qū)和漏區(qū)上方的鈍化層140 中?？蛇x地，源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a可以分別包括金屬硅化物?？蛇x地，可以在源區(qū)的凸出的部分11 的外表面和漏區(qū)的凸出的部分116a的外表面上分別形成襯層(liner) 119和120。襯層119和120例如可以包括氮化物。下面，參照?qǐng)D2A和2B詳細(xì)描述根據(jù)本發(fā)明的另一示例性實(shí)施例的晶體管。圖2A示出了根據(jù)本發(fā)明的另一個(gè)示例性實(shí)施例的晶體管的橫截面示意圖。如圖2A所示，用于形成晶體管110的襯底100可以包括順序堆疊的背柵103、絕緣層104和半導(dǎo)體層105。作為實(shí)例，襯底100的絕緣層104可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4。半導(dǎo)體層105可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103例如可以包括半導(dǎo)體材料。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103也可以包括金屬。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Cu、 Al、TiN。在晶體管110中，背柵103用于調(diào)節(jié)該晶體管的閾值電壓。例如，可以通過(guò)背柵對(duì)晶體管的體區(qū)形成控制，使得背柵的偏置能夠影響整個(gè)體區(qū)的費(fèi)米能級(jí)而造成體區(qū)反型或是積累，由此調(diào)節(jié)晶體管的閾值電壓。需要注意的是，襯底100中包含的半導(dǎo)體層的數(shù)目以及絕緣層的數(shù)目不限于圖2A 中所示的數(shù)目。所述襯底例如可以包括更多個(gè)半導(dǎo)體層或絕緣層。晶體管110的柵極疊層形成在襯底100的半導(dǎo)體層105上。柵極疊層可以包括柵極電介質(zhì)111以及形成在該柵極電介質(zhì)上的柵電極112。柵極電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4, Hf02。柵電極例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合鈦、鋁、銅、石墨烯。在柵極疊層的側(cè)壁上形成有側(cè)墻隔離層114。側(cè)墻隔離層114例如可以包括氮化物，比如Si3N4。側(cè)墻隔離層114也可以包括氧化物，例如Si02。晶體管110的源區(qū)115和漏區(qū)116分別位于柵極疊層的兩側(cè)。源區(qū)115和漏區(qū) 116可以分別包括從半導(dǎo)體層105的表面凸出的部分11 和116a。這些凸出的部分抬升了晶體管的源區(qū)和漏區(qū)。這在需要形成接觸孔的情況下是尤為有利的，因?yàn)橥钩龅牟糠纸档土诵纬山佑|孔需要的刻蝕高度。晶體管110還包括背柵接觸121。背柵接觸121形成在背柵103的一部分上。在圖2A所示的示例性實(shí)施例中，背柵接觸121包括從背柵103的表面凸出的部分。可選地，還可以在襯底100上形成偽柵130。偽柵130用于將背柵接觸121與晶體管的源區(qū)和漏區(qū)隔離。偽柵130可以包括偽柵疊層。在一個(gè)實(shí)例中，偽柵疊層可以包括偽柵電介質(zhì)131以及形成在該偽柵電介質(zhì)上的偽柵電極132。偽柵電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選擇的材料或材料組合Si02、Si3N4, Hf02。偽柵電極例如可以包括從以下材料構(gòu)成的組中選擇的材料或材料組合鈦、鋁、銅、石墨烯。可選地，可以在偽柵疊層的側(cè)壁上形成側(cè)墻隔離層134。側(cè)墻隔離層134例如可以包括氮化物，比如Si3N4。側(cè)墻隔離層134也可以包括氧化物，例如Si02。在圖2A所示的晶體管中，包括柵極電介質(zhì)111和柵電極112的柵極疊層的高度小于側(cè)墻隔離層114的高度。例如，柵極疊層的高度可以處于0. 5nm至30nm的范圍內(nèi)。在如圖2A所示的晶體管中，將背柵用于調(diào)節(jié)所述晶體管的閾值電壓并且使所述晶體管的柵極疊層的高度小于側(cè)墻隔離層的高度。這種高度降低的柵極疊層能夠減小寄生電容從而改善晶體管的性能。而且，背柵接觸的形成能夠在晶體管的背柵與電路中的其他部件之間實(shí)現(xiàn)所需的電連接。此外，這種形式的背柵接觸不會(huì)破壞已經(jīng)形成的結(jié)構(gòu)且無(wú)需附加的保護(hù)層，從而使制造工藝得以簡(jiǎn)化且降低了制造成本。圖2B示出了圖2A中的晶體管形成接觸后的示意圖。如圖2B所示，可以在晶體管的源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a 上分別形成源區(qū)接觸插塞117和漏區(qū)接觸插塞118。在圖2B所示的示例性實(shí)施例中，源區(qū)接觸插塞117和漏區(qū)接觸插塞118可以分別形成在源區(qū)和漏區(qū)上方的鈍化層140中?？蛇x地，源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a可以分別包括金屬硅化物?？蛇x地，可以在源區(qū)的凸出的部分11 的外表面和漏區(qū)的凸出的部分116a的外表面上分別形成襯層119和120。襯層119和120例如可以包括氮化物。還可以在背柵接觸121上進(jìn)一步形成背柵接觸插塞122。可選地，背柵接觸121的凸出的部分可以包括金屬硅化物。金屬硅化物例如可以形成在背柵接觸的凸出的部分的一部分中?？蛇x地，在背柵接觸的凸出的部分的外表面上進(jìn)一步形成襯層124。襯層IM例如可以包括氮化物。下面參照?qǐng)D3A至3F詳細(xì)描述根據(jù)本發(fā)明示例性實(shí)施例的制造晶體管的方法。圖3A示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第一步驟。在該步驟中，提供襯底100。襯底100可以包括順序堆疊的背柵103、絕緣層104和半導(dǎo)體層105。作為實(shí)例，襯底100的絕緣層104可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4。半導(dǎo)體層105可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103例如可以包括半導(dǎo)體材料。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103也可以包括金屬。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Cu、 Al、TiN。背柵103可以用于調(diào)節(jié)晶體管的閾值電壓。需要注意的是，襯底100中包含的半導(dǎo)體層的數(shù)目以及絕緣層的數(shù)目不限于圖IA 中所示的數(shù)目。所述襯底例如可以包括更多個(gè)半導(dǎo)體層或絕緣層。圖;3B示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第二步驟。如圖:3B 所示，在半導(dǎo)體層105上形成柵極疊層。柵極疊層可以包括柵極電介質(zhì)111、形成在該柵極電介質(zhì)上的柵電極112以及形成在該柵電極上的犧牲層113。柵極電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4, Hf02。柵電極例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合鈦、鋁、銅、石墨烯。犧牲層113可以包括電介質(zhì)。例如，犧牲層可以包括從以下材料構(gòu)成的組中選取的材料或材料組合=Si3N4，SiO2，高K介質(zhì)等。犧牲層113也可以包括半導(dǎo)體材料，比如多晶硅。在一個(gè)實(shí)例中，可以通過(guò)在襯底100的半導(dǎo)體層105上依次淀積電介質(zhì)層、電極層和犧牲層，然后對(duì)已淀積的犧牲層、電極層和電介質(zhì)層進(jìn)行圖案化來(lái)形成柵極疊層。然而， 本發(fā)明不限于此。柵極疊層也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成。圖3C示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第三步驟。如圖3C 所示，在包括柵極電介質(zhì)111、柵電極112和犧牲層113的柵極疊層的側(cè)壁上形成側(cè)墻隔離層114。側(cè)墻隔離層114可以包括氮化物，比如Si3N4。側(cè)墻隔離層114也可以包括氧化物， 比如SiO2。圖3D示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第四步驟。在該步驟中，在柵極疊層的兩側(cè)分別形成了源區(qū)115和漏區(qū)116。在一個(gè)實(shí)例中，可以通過(guò)將離子注入到柵極疊層兩側(cè)的半導(dǎo)體層105中來(lái)形成源區(qū)115和漏區(qū)116。對(duì)于N溝道晶體管，比如NFET，被注入的離子例如可以是砷或磷，對(duì)于 P溝道晶體管，比如PFET，被注入的離子例如可以是硼。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成源區(qū)115和漏區(qū)116。圖3E示出了根據(jù)本發(fā)明的示例性實(shí)施例制造晶體管的方法的第五步驟。在該步驟中，選擇性去除柵極疊層的犧牲層113。通過(guò)這一步驟，可以降低柵極疊層的高度。如圖 3E所示，包括柵極電介質(zhì)111和柵電極112的柵極疊層的高度小于側(cè)墻隔離層114的高度。 在進(jìn)行了圖3E所示的步驟之后，柵極疊層的高度例如可以在0. 5nm至30nm的范圍內(nèi)。在一個(gè)實(shí)例中，可以通過(guò)刻蝕來(lái)選擇性去除柵極疊層的犧牲層113。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)選擇性去除犧牲層?？蛇x地，在選擇性去除犧牲層的步驟之前，可以對(duì)源區(qū)115和漏區(qū)116進(jìn)行選擇性生長(zhǎng)，以使得源區(qū)115和漏區(qū)116分別包括從半導(dǎo)體層105的表面凸出的部分115a和116a。 這些凸出的部分抬升了晶體管的源區(qū)和漏區(qū)。在一個(gè)實(shí)例中，可以通過(guò)例如選擇性外延來(lái)形成凸出的部分11 和116a。然而， 本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)進(jìn)行所述選擇性生長(zhǎng)的步驟。通過(guò)圖3A至3E所示的制造方法，形成了根據(jù)本發(fā)明的一個(gè)示例性實(shí)施例的晶體管。在該晶體管中，將背柵用于調(diào)節(jié)所述晶體管的閾值電壓并且通過(guò)利用犧牲層而使柵極疊層的高度得以降低。這種降低的柵極疊層能夠減小寄生電容從而改善晶體管的性能。在已有的用于制造晶體管的工藝流程中，在一些情況下對(duì)于柵極疊層的高度存在限制。例如，在用于形成源區(qū)和漏區(qū)的工藝中，可能需要將已經(jīng)形成的柵極疊層作為自對(duì)準(zhǔn)阻擋層，因此需要柵極疊層具有一定的高度，這限制了柵極疊層高度的降低。而在根據(jù)本發(fā)明示例性實(shí)施例的制造晶體管的方法中，在形成柵極疊層時(shí)使其包括犧牲層。包括犧牲層的柵極疊層具有一定的高度因而可以在例如用于形成源區(qū)和漏區(qū)的工藝中作為自對(duì)準(zhǔn)阻擋層。而之后犧牲層的去除又可以使得柵極疊層的高度得以降低。通過(guò)降低柵極疊層的高度，可以改善晶體管的性能，同時(shí)增大工藝容限，為器件的設(shè)計(jì)者提供更大的優(yōu)化空間?？蛇x地，根據(jù)本發(fā)明示例性實(shí)施例的制造晶體管的方法還可以包括如圖3F所示的步驟。在該步驟中，在晶體管的源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a上分別形成源區(qū)接觸插塞117和漏區(qū)接觸插塞118。在一個(gè)實(shí)例中，源區(qū)接觸插塞117和漏區(qū)接觸插塞118可以分別形成在源區(qū)和漏區(qū)上方的鈍化層140中。源區(qū)接觸插塞117和漏區(qū)接觸插塞118例如可以包括金屬。比如，源區(qū)接觸插塞117和漏區(qū)接觸插塞118可以包括鎢或銅等。可選地，在形成源區(qū)接觸插塞117和漏區(qū)接觸插塞118之前，可以在源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a中分別形成金屬硅化物。此外，可選地，可以進(jìn)一步地在源區(qū)的凸出的部分11 的外表面和漏區(qū)的凸出的部分116a的外表面上分別形成襯層 119和120。襯層119和120例如可以包括氮化物。在一個(gè)實(shí)例中，可以通過(guò)以下方式來(lái)形成源區(qū)接觸插塞和漏區(qū)接觸插塞首先，在源區(qū)的凸出的部分和漏區(qū)的凸出的部分中分別形成金屬硅化物；之后，在源區(qū)的凸出的部分的外表面和漏區(qū)的凸出的部分的外表面上淀積例如由氮化物形成的襯層；然后，進(jìn)行例如在0-500°C的溫度范圍內(nèi)的低溫?zé)嵫趸?LTO)以形成鈍化層；隨后，通過(guò)例如化學(xué)機(jī)械拋光(CMP)的平坦化工藝使已形成的鈍化層平坦化；之后，在已平坦化的鈍化層中需要形成接觸插塞的位置形成接觸孔；最后，利用例如鎢的插塞材料填充接觸孔，從而形成源區(qū)接觸插塞和漏區(qū)接觸插塞。需要注意的是，本發(fā)明不限于以上實(shí)例。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成源區(qū)接觸插塞和漏區(qū)接觸插塞。下面參照?qǐng)D4A至4H詳細(xì)描述根據(jù)本發(fā)明另一示例性實(shí)施例的制造晶體管的方法。圖4A示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第一步驟。在該步驟中，提供襯底100。襯底100可以包括順序堆疊的背柵103、絕緣層104和半導(dǎo)體層 105。作為實(shí)例，襯底100的絕緣層104可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4。半導(dǎo)體層105可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103例如可以包括半導(dǎo)體材料。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Si、SiGe、SiC、Ge、GaAs、InP0背柵103也可以包括金屬。比如，背柵103可以包括但不限于從以下材料構(gòu)成的組中選取的材料或材料組合Cu、 Al、TiN。背柵103可以用于調(diào)節(jié)晶體管的閾值電壓。需要注意的是，襯底100中包含的半導(dǎo)體層的數(shù)目以及絕緣層的數(shù)目不限于圖4A 中所示的數(shù)目。所述襯底例如可以包括更多個(gè)半導(dǎo)體層或絕緣層。圖4B示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第二步驟。如圖4B所示，在半導(dǎo)體層105上形成柵極疊層。柵極疊層可以包括柵極電介質(zhì)111、形成在該柵極電介質(zhì)上的柵電極112以及形成在柵電極上的犧牲層113。可選地，在這一步驟中還可以在半導(dǎo)體層105上形成偽柵疊層。偽柵疊層例如可以包括偽柵電介質(zhì)131、形成在該偽柵電介質(zhì)上的偽柵電極132以及形成在該偽柵電極上的犧牲層133。在形成柵極疊層的步驟中同時(shí)形成偽柵疊層，可以使通過(guò)形成比如淺溝槽隔離的電介質(zhì)將背柵接觸與晶體管的源區(qū)和漏區(qū)隔離的工藝得到簡(jiǎn)化。柵極電介質(zhì)和偽柵電介質(zhì)例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合Si02、Si3N4, Hf02。柵電極和偽柵電極例如可以包括從以下材料構(gòu)成的組中選取的材料或材料組合鈦、鋁、銅、石墨烯。犧牲層例如可以包括電介質(zhì)材料。比如，犧牲層可以包括從以下材料構(gòu)成的組中選取的材料或材料組合Si3N4，SiO2，高K介質(zhì)等。犧牲層也可以包括半導(dǎo)體材料，比如多晶硅。在一個(gè)實(shí)例中，可以通過(guò)在襯底100的半導(dǎo)體層105上依次淀積電介質(zhì)層、電極層和犧牲層，然后對(duì)已淀積的犧牲層、電極層和電介質(zhì)層進(jìn)行圖案化來(lái)形成柵極疊層和偽柵疊層。然而，本發(fā)明不限于此。柵極疊層和偽柵疊層也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成。圖4C示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第三步驟。如圖4C所示，選擇性去除半導(dǎo)體層105和絕緣層104的一部分從而露出背柵103的一部分。 如以下將要描述的，在后續(xù)步驟中，在背柵103的露出部分上將形成背柵接觸。在一個(gè)實(shí)例中，可以通過(guò)刻蝕來(lái)選擇性去除半導(dǎo)體層105和絕緣層104的一部分。 例如，可以利用掩模掩蔽半導(dǎo)體層105和絕緣層104的無(wú)需去除的部分，然后進(jìn)行曝光，再將經(jīng)過(guò)曝光的部分刻蝕掉，來(lái)露出背柵的一部分。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)選擇性去除半導(dǎo)體層105和絕緣層104的一部分。圖4D示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第四步驟。如圖4D所示，在包括柵極電介質(zhì)111、柵電極112和犧牲層113的柵極疊層的側(cè)壁上形成側(cè)墻隔離層114。側(cè)墻隔離層114可以包括氮化物，比如Si3N4。側(cè)墻隔離層114也可以包括氧化物，比如SiO2。在半導(dǎo)體層105上形成有偽柵疊層的實(shí)例中，在形成側(cè)墻隔離層114的同時(shí)，還可以在偽柵疊層的側(cè)壁上形成側(cè)墻隔離層134。圖4E示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第五步驟。在該步驟中，在柵極疊層的兩側(cè)分別形成了源區(qū)115和漏區(qū)116。在一個(gè)實(shí)例中，可以通過(guò)將離子注入到柵極疊層兩側(cè)的半導(dǎo)體層105中來(lái)形成源區(qū)115和漏區(qū)116。對(duì)于N溝道晶體管，比如NFET，被注入的離子例如可以是砷或磷，對(duì)于 P溝道晶體管，比如PFET，被注入的離子例如可以是硼。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成源區(qū)115和漏區(qū)116。圖4F示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造半導(dǎo)體器件的方法的第六步驟。在該步驟中，對(duì)背柵103的露出部分、源區(qū)115和漏區(qū)116進(jìn)行選擇性生長(zhǎng)，從而形成從背柵的表面凸出的部分并由此形成背柵接觸121，并且使得源區(qū)115和漏區(qū)116分別包括從半導(dǎo)體層105的表面凸出的部分11 和116a。換言之，通過(guò)所述選擇性生長(zhǎng)，抬升了晶體管的源區(qū)、漏區(qū)以及背柵的露出部分。在一個(gè)實(shí)例中，可以通過(guò)選擇性外延來(lái)形成源區(qū)115和漏區(qū)116的凸出的部分 11 和116a以及背柵接觸121。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)進(jìn)行所述選擇性生長(zhǎng)的步驟。通過(guò)在背柵103的一部分上形成背柵接觸121，可以在晶體管的背柵與電路中的其他部件之間實(shí)現(xiàn)所需的電連接。而且在如上所述的制造方法中，背柵接觸的形成不會(huì)破壞已經(jīng)形成的結(jié)構(gòu)(比如襯底中的埋置絕緣層)且無(wú)需形成附加的保護(hù)層。這使得制造工藝得以簡(jiǎn)化且制造成本得以降低。圖4G示出了根據(jù)本發(fā)明的另一示例性實(shí)施例制造晶體管的方法的第七步驟。在該步驟中，選擇性去除柵極疊層的犧牲層113。通過(guò)這一步驟，可以降低柵極疊層的高度。如圖4G所示，包括柵極電介質(zhì)111和柵電極112的柵極疊層的高度小于側(cè)墻隔離層114的高度。在進(jìn)行了如圖4G所示的步驟之后，柵極疊層的高度例如可以在0. 5nm至30nm的范圍內(nèi)。在一個(gè)實(shí)例中，可以通過(guò)刻蝕來(lái)選擇性去除柵極疊層的犧牲層113。然而，本發(fā)明不限于此。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)選擇性去除犧牲層。在半導(dǎo)體層105上形成有偽柵疊層的實(shí)例中，在這一步驟中，也可以將偽柵疊層的犧牲層133—并去除?？蛇x地，根據(jù)本發(fā)明示例性實(shí)施例的制造晶體管的方法還可以包括如圖4H所示的步驟。在該步驟中，在晶體管的源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a上分別形成源區(qū)接觸插塞117和漏區(qū)接觸插塞118。在一個(gè)實(shí)例中，源區(qū)接觸插塞117和漏區(qū)接觸插塞118可以分別形成在源區(qū)和漏區(qū)上方的鈍化層140中。源區(qū)接觸插塞117和漏區(qū)接觸插塞118例如可以包括金屬。比如，源區(qū)接觸插塞117和漏區(qū)接觸插塞118可以包括鎢或銅等。可選地，在形成源區(qū)接觸插塞117和漏區(qū)接觸插塞118之前，可以在源區(qū)的凸出的部分11 和漏區(qū)的凸出的部分116a中分別形成金屬硅化物。此外，可選地，可以進(jìn)一步地在源區(qū)的凸出的部分11 的外表面和漏區(qū)的凸出的部分116a的外表面上分別形成襯層 119和120。襯層119和120例如可以包括氮化物。可選地，在圖4H所示的步驟中，還可以在背柵接觸121上進(jìn)一步形成背柵接觸插塞122。背柵接觸插塞122例如可以包括金屬。例如，背柵接觸插塞可以包括鎢或銅等?？蛇x地，在形成背柵接觸插塞122之前，可以在背柵接觸的凸出的部分中形成金屬硅化物。此外，可選地，在背柵接觸的凸出的部分的外表面上進(jìn)一步形成襯層124。襯層 1 例如可以包括氮化物。在一個(gè)實(shí)例中，可以通過(guò)以下方式來(lái)形成背柵接觸插塞以及源區(qū)接觸插塞和漏區(qū)接觸插塞首先，在背柵接觸的凸出的部分、源區(qū)的凸出的部分和漏區(qū)的凸出的部分中分別形成金屬硅化物；之后，在背柵接觸的凸出的部分的外表面、源區(qū)的凸出的部分的外表面和漏區(qū)的凸出的部分的外表面上淀積例如由氮化物形成的襯層；然后，進(jìn)行例如在0-500°C 的溫度范圍內(nèi)的低溫?zé)嵫趸?LTO)以形成鈍化層；隨后，通過(guò)例如化學(xué)機(jī)械拋光(CMP)的平坦化工藝使已形成的鈍化層平坦化；之后，在已平坦化的鈍化層中需要形成接觸插塞的位置形成接觸孔；最后，利用例如鎢的插塞材料填充接觸孔，從而形成背柵接觸插塞以及源區(qū)接觸插塞和漏區(qū)接觸插塞。需要注意的是，本發(fā)明不限于以上實(shí)例。也可以通過(guò)本領(lǐng)域技術(shù)人員所熟知的其他方法來(lái)形成背柵接觸插塞以及源區(qū)接觸插塞和漏區(qū)接觸插塞。盡管已經(jīng)參照附圖詳細(xì)地描述了本發(fā)明的示例性實(shí)施例，但是這樣的描述應(yīng)當(dāng)被認(rèn)為是說(shuō)明性或示例性的，而不是限制性的；本發(fā)明并不限于所公開(kāi)的實(shí)施例。上面以及權(quán)利要求中描述的不同實(shí)施例也可以加以組合。本領(lǐng)域技術(shù)人員在實(shí)施要求保護(hù)的本發(fā)明時(shí)，根據(jù)對(duì)于附圖、說(shuō)明書以及權(quán)利要求的研究，能夠理解并實(shí)施所公開(kāi)的實(shí)施例的其他變型，這些變型也落入本發(fā)明的保護(hù)范圍內(nèi)。在權(quán)利要求中，詞語(yǔ)“包括”并不排除其他部件或步驟的存在并且“一”或“一個(gè)” 并不排除復(fù)數(shù)。在相互不同的從屬權(quán)利要求中陳述了若干技術(shù)手段的事實(shí)并不意味著這些技術(shù)手段的組合不能有利地加以利用。
權(quán)利要求
1.一種晶體管，包括襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；形成在所述半導(dǎo)體層上的柵極疊層，所述柵極疊層包括柵極電介質(zhì)和形成在該柵極電介質(zhì)上的柵電極；形成在所述柵極疊層的側(cè)壁上的側(cè)墻隔離層；以及分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)， 其中，所述柵極疊層的高度小于所述側(cè)墻隔離層的高度。
2.根據(jù)權(quán)利要求1所述的晶體管，其中所述柵電極包括從以下材料構(gòu)成的組中選取的材料或材料組合鈦、鋁、銅、石墨烯。
3.根據(jù)權(quán)利要求1所述的晶體管，其中所述柵極疊層的高度為0.5nm至30nm。
4.根據(jù)權(quán)利要求1至3中任意一項(xiàng)所述的晶體管，其中所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述半導(dǎo)體層的表面凸出的部分。
5.根據(jù)權(quán)利要求4所述的晶體管，其中在所述源區(qū)的凸出的部分和所述漏區(qū)的凸出的部分上分別形成有源接觸插塞和漏接觸插塞。
6.根據(jù)權(quán)利要求5所述的晶體管，其中所述源區(qū)的凸出的部分和所述漏區(qū)的凸出的部分包括金屬硅化物。
7.根據(jù)權(quán)利要求6所述的晶體管，其中所述源區(qū)的凸出的部分的外表面上和所述漏區(qū)的凸出的部分的外表面上分別形成有襯層。
8.一種晶體管，包括襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；形成在所述半導(dǎo)體層上的柵極疊層，所述柵極疊層包括柵極電介質(zhì)和形成在該柵極電介質(zhì)上的柵電極；形成在所述柵極疊層的側(cè)壁上的側(cè)墻隔離層； 分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)；以及形成于所述背柵的一部分上的背柵接觸，其中，所述背柵接觸包括從所述背柵的表面凸出的部分，所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述半導(dǎo)體層的表面凸出的部分，并且所述柵極疊層的高度小于所述側(cè)墻隔離層的高度。
9.根據(jù)權(quán)利要求8所述的晶體管，其中所述背柵接觸通過(guò)偽柵與所述源區(qū)和漏區(qū)隔離。
10.根據(jù)權(quán)利要求9所述的晶體管，其中所述偽柵包括偽柵疊層，并且所述偽柵疊層的側(cè)壁上形成有側(cè)墻隔離層。
11.根據(jù)權(quán)利要求8所述的晶體管，其中在所述背柵接觸上形成有背柵接觸插塞。
12.根據(jù)權(quán)利要求8至11中任意一項(xiàng)所述的晶體管，其中在所述源區(qū)的凸出的部分和所述漏區(qū)的凸出的部分上分別形成有源接觸插塞和漏接觸插塞。
13.—種制造晶體管的方法，包括提供襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；在所述半導(dǎo)體層上形成柵極疊層，所述柵極疊層包括柵極電介質(zhì)、形成在所述柵極電介質(zhì)上的柵電極和形成在所述柵電極上的犧牲層； 在所述柵極疊層的側(cè)壁上形成側(cè)墻隔離層； 在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)；以及選擇性去除所述柵極疊層的犧牲層。
14.根據(jù)權(quán)利要求13所述的制造晶體管的方法，其中所述柵電極包括從以下材料構(gòu)成的組中選取的材料或材料組合鈦、鋁、銅、石墨烯。
15.根據(jù)權(quán)利要求13所述的制造晶體管的方法，其中所述犧牲層包括半導(dǎo)體材料。
16.根據(jù)權(quán)利要求15所述的制造晶體管的方法，其中所述半導(dǎo)體材料為多晶硅。
17.根據(jù)權(quán)利要求13所述的制造晶體管的方法，其中所述犧牲層包括電介質(zhì)。
18.根據(jù)權(quán)利要求13所述的制造晶體管的方法，其中在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)是通過(guò)離子注入進(jìn)行的。
19.根據(jù)權(quán)利要求13所述的制造晶體管的方法，其中選擇性去除所述柵極疊層的犧牲層是通過(guò)刻蝕進(jìn)行的。
20.根據(jù)權(quán)利要求13所述的制造晶體管的方法，還包括在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)的步驟之后，對(duì)所述源區(qū)和所述漏區(qū)進(jìn)行選擇性生長(zhǎng)，以使得所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述半導(dǎo)體層的表面凸出的部分。
21.根據(jù)權(quán)利要求20所述的制造晶體管的方法，還包括在選擇性去除所述柵極疊層的犧牲層的步驟之后，在所述源區(qū)的凸出的部分和所述漏區(qū)的凸出的部分上分別形成源接觸插塞和漏接觸插塞。
22.根據(jù)權(quán)利要求21所述的制造晶體管的方法，其中在形成所述源接觸插塞和所述漏接觸插塞之前，在所述源區(qū)的凸出的部分和所述漏區(qū)的凸出的部分中分別形成金屬硅化物。
23.根據(jù)權(quán)利要求22所述的制造晶體管的方法，其中在形成所述金屬硅化物之后，在所述源區(qū)的凸出的部分的外表面上和所述漏區(qū)的凸出的部分的外表面上分別形成襯層。
24.根據(jù)權(quán)利要求13所述的制造晶體管的方法，其中在選擇性去除所述柵極疊層的犧牲層之后，所述柵極疊層的高度為0. 5nm至30nm。
25.一種制造晶體管的方法，包括提供襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；在所述半導(dǎo)體層上形成柵極疊層，所述柵極疊層包括柵極電介質(zhì)、形成在所述柵極電介質(zhì)上的柵電極和形成在所述柵電極上的犧牲層；選擇性去除所述半導(dǎo)體層和所述絕緣層的一部分從而露出所述背柵的一部分； 在所述柵極疊層的側(cè)壁上形成側(cè)墻隔離層； 在所述柵極疊層的兩側(cè)分別形成源區(qū)和漏區(qū)；對(duì)所述背柵的露出部分、所述源區(qū)和所述漏區(qū)進(jìn)行選擇性生長(zhǎng)，以形成從所述背柵的表面凸出的部分并由此形成背柵接觸，并且使得所述源區(qū)和所述漏區(qū)中的每一個(gè)都包括從所述半導(dǎo)體層的表面凸出的部分；以及選擇性去除所述柵極疊層的犧牲層。
26.根據(jù)權(quán)利要求25所述的制造晶體管的方法，其中在所述形成柵極疊層的步驟中還形成偽柵疊層。
27.根據(jù)權(quán)利要求沈所述的制造晶體管的方法，其中在所述柵極疊層的側(cè)壁上形成側(cè)墻隔離層的步驟中，還在所述偽柵疊層的側(cè)壁上形成側(cè)墻隔離層。
28.根據(jù)權(quán)利要求25所述的制造晶體管的方法，其中選擇性去除所述半導(dǎo)體層和所述絕緣層的一部分從而露出所述背柵的一部分是通過(guò)刻蝕進(jìn)行的。
29.根據(jù)權(quán)利要求25所述的制造晶體管的方法，其中選擇性去除所述柵極疊層的犧牲層是通過(guò)刻蝕進(jìn)行的。
30.根據(jù)權(quán)利要求25所述的制造晶體管的方法，還包括在選擇性去除所述柵極疊層的犧牲層的步驟之后，在所述源區(qū)的凸出的部分和所述漏區(qū)的凸出的部分上分別形成源接觸插塞和漏接觸插塞。
31.根據(jù)權(quán)利要求30所述的制造晶體管的方法，其中在形成所述源接觸插塞和所述漏接觸插塞的步驟中，還在所述背柵接觸上形成背柵接觸插塞。
全文摘要
本發(fā)明涉及晶體管以及所述晶體管的制造方法。根據(jù)本發(fā)明實(shí)施例的晶體管可以包括襯底，所述襯底至少包括順序堆疊的晶體管的背柵、絕緣層和半導(dǎo)體層，其中所述晶體管的背柵用于調(diào)節(jié)所述晶體管的閾值電壓；形成在所述半導(dǎo)體層上的柵極疊層，所述柵極疊層包括柵極電介質(zhì)和形成在該柵極電介質(zhì)上的柵電極；形成在所述柵極疊層的側(cè)壁上的側(cè)墻隔離層；以及分別位于所述柵極疊層兩側(cè)的源區(qū)和漏區(qū)，其中，所述柵極疊層的高度小于所述側(cè)墻隔離層的高度。所述晶體管使得柵極疊層的高度得以降低并由此改善了晶體管的性能。
文檔編號(hào)H01L21/336GK102569396SQ20101062287
公開(kāi)日2012年7月11日 申請(qǐng)日期2010年12月29日 優(yōu)先權(quán)日2010年12月29日
發(fā)明者朱慧瓏, 梁擎擎, 鐘匯才 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所