專利名稱：半導體器件及其形成方法
技術領域：
本發(fā)明涉及半導體技術領域，特別涉及一種半導體器件及其形成方法。
背景技術：
在互補金屬氧化物半導體(CMOS，Complementary Metal-oxidesemiconductor)的制備過程中，隨著器件的特征尺寸(⑶，Critical Dimension)的不斷減小，為了提高載流子遷移率和改善器件性能，往往在溝道中引入應力。Scott E. Thompson 等在 Uniaxial-Process-Induced Strained-Si -Extending theCMOS Roadmap，，(IEEE Transactions on Electron Devices, Vol 53，No. 5，2006 年 2 月)中給出下表單位KT12CH^dyn
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i” f i，> ^”上表給出了晶面指數(shù)為(001)的硅片上的MOS場效應晶體管(M0SFET，簡稱MOS晶體管)和體硅(bulk Si)的壓電系數(shù)(piezoresistance coefficients)的對比，而壓電系數(shù)目前在本領域被廣泛的用于預測和衡量電子和空穴的遷移率。其中，…+和η ±分別為溝道長度(longitudinal)和溝道寬度(transverse)方向的壓電系數(shù)，對于晶面指數(shù)為(001) 的硅片，Ji u和Ji ±可以分別表示為三個基本立方壓電系數(shù)πη、^112和函數(shù)。壓電系數(shù)對載流子遷移率的影響可以表示為Δ μ/μ ^ I π Μ σ ,,+ π ± σ丄|，其中，Δ μ/μ為遷移率改變的百分比，Q11和σ ±分別為溝道長度和溝道寬度方向的應力大小。結(jié)合上表可見，沿溝道寬度方向的張應力對PMOS晶體管和NMOS晶體管的載流子遷移率都有增強。而現(xiàn)有技術中常用的引入應力的方法主要是在溝道長度方向引入應力，如雙應力襯墊(DSL，Dual Stress Liner)技術、應力記憶技術(SMT，StressMemorization Technology)等。以雙應力襯墊技術為例，在NMOS晶體管上覆蓋張應力(tensile stress)襯墊層， 在PMOS晶體管上覆蓋壓應力(compressive stress)襯墊層，以分別提高NMOS晶體管和 PMOS晶體管中載流子的遷移率。因此，在制造過程中，雙應力襯墊技術通常情況下需要對不同類型的晶體管形成具有對應應力的襯墊層，工藝較為復雜。而應力記憶技術需要首先在器件上形成應力層并通過退火等工藝將應力轉(zhuǎn)移至器件溝道，工藝同樣較為復雜。因此，需要一種新的半導體器件，來解決傳統(tǒng)的半導體器件的上述問題，從而對MOS晶體管更充分的施加應力，提高其性能。

發(fā)明內(nèi)容
本發(fā)明解決的問題是傳統(tǒng)的半導體器件對MOS晶體管施加應力的工藝較為復雜的問題。為解決上述問題，本發(fā)明提供了一種半導體器件的形成方法，包括提供硅基底，所述硅基底上形成有柵堆疊結(jié)構(gòu)，所述硅基底的晶面指數(shù)為{100}；形成層間介質(zhì)層，覆蓋所述硅基底的表面；在所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中形成第一溝槽，所述第一溝槽的延伸方向沿晶向<110>且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向；在所述第一溝槽中填充第一介質(zhì)層，所述第一介質(zhì)層為張應力介質(zhì)層。本發(fā)明還提供了一種半導體器件，包括硅基底，所述硅基底的晶面指數(shù)為{100}；柵堆疊結(jié)構(gòu)，所述柵堆疊結(jié)構(gòu)形成于所述硅基底上；層間介質(zhì)層，覆蓋所述硅基底的表面；第一隔離區(qū)，位于所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中，所述第一隔離區(qū)的延伸方向沿晶向<110>且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向，所述第一隔離區(qū)包括第一介質(zhì)層，所述第一介質(zhì)層為張應力介質(zhì)層。與現(xiàn)有技術相比，本發(fā)明的技術方案有如下優(yōu)點通過形成第一溝槽，并在其中填充張應力介質(zhì)層，從而利用張應力介質(zhì)層在MOS 晶體管的長度方向為<110>向的溝道的寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能，而且本技術方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個CMOS工藝電路的性能。進一步的，在45nm工藝節(jié)點及其以下的半導體制造工藝中，為了簡化柵極光刻， 所有的柵極的延伸方向都是一致的，即MOS晶體管都具有一致的溝道長度和溝道寬度的方向，因此本技術方案可以廣泛應用于45nm工藝節(jié)點及其以下的半導體制造工藝中，工業(yè)可應用性強。


圖1是本發(fā)明半導體器件的形成方法的實施例的流程示意圖；圖加至圖6c是本發(fā)明半導體器件的形成方法實施例的各中間結(jié)構(gòu)的俯視圖和對應的剖面圖。
具體實施例方式現(xiàn)有技術中通常通過雙應力襯墊技術、應力記憶技術等在MOS晶體管的溝道中引入應力。本發(fā)明提供的技術方案在層間介質(zhì)層和/或柵堆疊結(jié)構(gòu)中形成第一溝槽，并在其中填充張應力介質(zhì)層，從而利用張應力介質(zhì)層在MOS晶體管的長度方向為<110>向的溝道的寬度方向提供張應力，有利于提高MOS晶體管的響應速度，改善器件性能，而且本技術方案既可以適用于PMOS晶體管，又可以適用于NMOS晶體管，能夠提高整個CMOS工藝電路的性能。進一步的，在45nm工藝節(jié)點及其以下的半導體制造工藝中，為了簡化柵極光刻， 所有的柵極的延伸方向都是一致的，即MOS晶體管都具有一致的溝道長度和溝道寬度的方向，因此本技術方案可以廣泛應用于45nm工藝節(jié)點及其以下的半導體制造工藝中，工業(yè)可應用性強。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的具體實施方式
的限制。如圖1所示，本實施例的半導體器件的形成方法包括步驟S11，提供硅基底，所述硅基底上形成有柵堆疊結(jié)構(gòu)，所述硅基底的晶面指數(shù)為{100}；步驟S12，形成層間介質(zhì)層，覆蓋所述硅基底的表面；步驟S13，在所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中形成第一溝槽，所述第一溝槽的延伸方向沿晶向<110>且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向；步驟S14，在所述第一溝槽中填充第一介質(zhì)層，所述第一介質(zhì)層為張應力介質(zhì)層。下面結(jié)合圖1和圖加至圖6c對本實施例進行詳細說明。結(jié)合圖1和圖加至圖2c，執(zhí)行步驟S11，提供硅基底10，所述硅基底10上形成有柵堆疊結(jié)構(gòu)13，所述硅基底的晶面指數(shù)為{100}。結(jié)合圖加至圖2c，其中圖加為所述硅基底10的俯視圖，圖2b為圖加沿a-a，方向的剖面圖，圖2c為圖加沿b-b’方向的剖面圖。本實施例中所述硅基底10的晶面指數(shù)優(yōu)選為{100}，即硅基底10的晶面指數(shù)屬于{100}族。作為非限制性的例子，本實施例中所述硅基底10的晶面指數(shù)為(100)。所述硅基底10上形成有柵堆疊結(jié)構(gòu)13，所述柵堆疊結(jié)構(gòu)13可以是切割前的，也可以是切割后的。本實施例中所述柵堆疊結(jié)構(gòu)13包括柵介質(zhì)層13a和位于其上的柵電極13b，在所述柵堆疊結(jié)構(gòu)13兩側(cè)的硅基底10中還形成有源區(qū)IOa和漏區(qū)IOb (IOa和IOb還包括源漏延伸區(qū)，如LDD)。根據(jù)具體實施例的不同，所述柵堆疊結(jié)構(gòu)13也可以包括后柵工藝中的偽柵電極。包含所述柵堆疊結(jié)構(gòu)13的所述MOS晶體管的溝道長度方向沿晶向<110>，即沿晶向族<110>的方向，作為非限制性的例子，本實施例中具體為沿晶向[110]方向延伸；相應的，所述柵堆疊結(jié)構(gòu)13的延伸方向垂直于晶向[110]。本實施例中，可預先在所述硅基底10上形成有第二溝槽和第三溝槽，所述第二溝槽的延伸方向平行于所述MOS晶體管的溝道長度方向，即沿晶向[110]，所述第三溝槽的延伸方向與所述第二溝槽的延伸方向垂直，MOS晶體管形成于所述第二溝槽和第三溝槽包圍的硅基底10上，在所述第二溝槽中填充第二介質(zhì)層(以形成第二隔離區(qū)11)，在所述第三溝槽中填充第三介質(zhì)層(以形成第三隔離區(qū)1 。根據(jù)需要，所述第二溝槽和第三溝槽的數(shù)目可以分別設計為至少兩條，作為一個非限制性的例子，本實施例中所述第二溝槽和第三溝槽分別為2條，其包圍的區(qū)域僅形成有一個MOS晶體管。
所述第二介質(zhì)層在本實施例中可以為張應力介質(zhì)層，如具有張應力的氮化硅層、 氧化硅層、氮氧化硅層或三者的任意組合，優(yōu)選的，所述第二介質(zhì)層的張應力至少為lGPa。 所述第三介質(zhì)層在本實施例中為低應力介質(zhì)層，如低應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合，優(yōu)選的所述第三介質(zhì)層的應力不超過180MPa。本文件中，所述氧化硅層還包含摻雜的氧化硅層，如PSG、BSG、BPSG、FSG等。所述氮化硅層還包含摻雜的氮化硅層，如氮碳化硅等。所述氮氧化硅層還包含摻雜的氮氧化硅層，如氮碳氧化硅等。所述具有張應力的第二介質(zhì)層能夠在所述MOS晶體管的溝道寬度方向產(chǎn)生張應力，既能夠提高NMOS晶體管的性能，又能夠提高PMOS晶體管的性能，能夠有效的改善整個 CMOS電路的性能。結(jié)合圖1和圖3a至圖3c，執(zhí)行步驟S12，形成層間介質(zhì)層14，覆蓋所述硅基底10 的表面。結(jié)合圖3a至圖3c，圖3a為形成層間介質(zhì)層14后的俯視圖，圖北為圖3a沿a-a， 方向的剖面圖，圖3c為圖3a沿b-b’方向的剖面圖，為了清楚的說明本實施例的技術方案， 圖3a中使用透視效果，將層間介質(zhì)層14下方的第二溝槽中的第二介質(zhì)層和第三溝槽中的第三介質(zhì)層用虛線示出。所述層間介質(zhì)層14的材料可以是氧化硅或摻雜的硅玻璃，如硼硅玻璃(BSG)、磷硅玻璃(PSG)等，或其他本領域技術人員公知的用于層間介質(zhì)層的介質(zhì)材料。所述層間介質(zhì)層14的形成方法可以是化學氣相沉積(CVD)或其他本領域技術人員公知的方法，在形成之后對其進行平坦化，使其表面與所述柵堆疊結(jié)構(gòu)13的表面齊平，所述平坦化的方法可以是化學機械拋光(CMP)。結(jié)合圖1和圖如至圖5c，執(zhí)行步驟S13，在所述層間介質(zhì)層14和/或柵堆疊結(jié)構(gòu) 13中形成第一溝槽16，所述第一溝槽16的延伸方向垂直于所述柵堆疊結(jié)構(gòu)13的延伸方向。其中圖如為在層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13上形成光刻膠層15并圖形化之后的俯視圖，圖4b為圖如沿a-a，方向的剖面圖，圖如為圖如沿b-b’方向的剖面圖，圖fe為形成第一溝槽16之后的俯視圖，圖恥為圖fe沿a-a’方向的剖面圖，圖5c為圖fe沿b_b’ 方向的剖面圖，類似的，圖如和圖fe也采用了虛線表示透視效果。首先參考圖如至圖如，具體的，形成光刻膠層15，覆蓋所述層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13的表面，并對所述光刻膠層15進行圖形化，定義出所述第一溝槽的圖形。所述光刻膠層15的形成方法可以是旋涂、噴涂等，其圖形化方法包括曝光、顯影、定影等。之后參考圖fe至圖5c，具體的，以所述圖形化后的光刻膠層15為掩膜，對所述層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13進行刻蝕，形成第一溝槽16，所述第一溝槽16位于所述第二隔離區(qū)11上方(包括位于所述第二隔離區(qū)11上)，其底部暴露出所述第二介質(zhì)層。作為一個優(yōu)選的實施例，在刻蝕形成所述第一溝槽16的過程中，還刻蝕去除所述第二介質(zhì)層的表面部分，使得所述第二介質(zhì)層的表面低于所述硅基底10的表面。當然，在其他具體實施例中，也可以僅刻蝕至暴露出所述第二介質(zhì)層的表面為止，并不對所述第二介質(zhì)層進行刻蝕。 所述刻蝕的方法可以是干法刻蝕、濕法刻蝕等。在刻蝕形成所述第一溝槽16之后，通過灰化(ashing)等方法將所述圖形化后的光刻膠層15去除。所述第一溝槽16的寬度可以大于、等于或小于所述第二隔離區(qū)11的寬度，在本實施例中，所述第一溝槽16的尺寸與所述第二溝槽的尺寸相同，因此在對所述光刻膠層15進行圖形化時，可以與形成第二溝槽共用同一掩膜版，簡化工藝步驟，降低成本。
本實施例中，所述第一溝槽16位于第二隔離區(qū)11上方，與第二隔離區(qū)11的延伸方向平行，即垂直于所述柵堆疊結(jié)構(gòu)13的延伸方向。由于柵堆疊結(jié)構(gòu)13延伸覆蓋了所述第二介質(zhì)層，因此，本實施例中，第一溝槽16的形成過程可以對層間介質(zhì)層14和柵堆疊結(jié)構(gòu)13都進行刻蝕。在其他具體實施例中，也可以僅對所述柵堆疊結(jié)構(gòu)13或?qū)娱g介質(zhì)層14 進行刻蝕。結(jié)合圖1和圖6a至圖6c，執(zhí)行步驟S14，在所述第一溝槽中填充第一介質(zhì)層17，所述第一介質(zhì)層17為張應力介質(zhì)層。結(jié)合圖6a至圖6c，其中圖6a為步驟S14對應的中間結(jié)構(gòu)的俯視圖，圖6b為圖6a 沿a-a’方向的剖面圖，圖6c為圖6a沿b_b’方向的剖面圖，類似的，圖6a也采用了虛線表示透視效果。所述第一介質(zhì)層17可以為張應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合，其形成方法可以是等離子增強化學氣相沉積(PECVD)，可以通過調(diào)節(jié)沉積過程中的等離子體功率等參數(shù)來調(diào)整形成的第一介質(zhì)層17的應力類型和應力大小，優(yōu)選的，所述第一介質(zhì)層17的張應力為至少lGPa。當然，所述第一介質(zhì)層17的材料和形成方法還可以是其他本領域技術人員公知的材料和方法，只要保證形成的第一介質(zhì)層17為張應力介質(zhì)層即可。所述第一介質(zhì)層17能夠?qū)OS晶體管的長度方向為<110>向的溝道的寬度方向提供張應力，對NMOS晶體管和PMOS晶體管的性能提高都有利，能夠適用于CMOS工藝，提高整個CMOS電路的性能。而且便于工業(yè)應用。本實施例中，由于在形成第一溝槽的過程中刻蝕去除了第二介質(zhì)層的表面部分， 因此，所述第一介質(zhì)層17還向下延伸至第二隔離區(qū)11中，即，間接或直接地嵌于所述硅基底10中，從而促進了所述第一介質(zhì)層17對硅基底10的張應力，有利于進一步改善MOS管的性能。需要說明的是，若所述柵堆疊結(jié)構(gòu)13為后柵工藝中的偽柵電極，則在形成所述第一介質(zhì)層17之后，可以通過諸如退火等方式而在所述硅基底10 (包括MOS晶體管的溝道區(qū))中記憶由所述第一介質(zhì)層17提供的應力，之后再將所述偽柵電極去除并形成柵介質(zhì)層和柵電極。在后續(xù)的工藝過程中，還可以繼續(xù)在所述層間介質(zhì)層14中形成接觸孔及栓塞，以形成上層的金屬互連結(jié)構(gòu)。至此，本實施例形成的MOS晶體管的結(jié)構(gòu)如圖6a至圖6c所示，包括硅基底10， 所述硅基底10的晶面指數(shù)為{100}；形成于所述硅基底10上的柵堆疊結(jié)構(gòu)13以及形成在所述柵堆疊結(jié)構(gòu)13兩側(cè)的硅基底10中的源區(qū)IOa和漏區(qū)IOb ；層間介質(zhì)層14，覆蓋所述硅基底10的表面；第一隔離區(qū)，位于所述層間介質(zhì)層14和/或柵堆疊結(jié)構(gòu)13中，所述第一隔離區(qū)的延伸方向沿晶向<110>且垂直于所述柵堆疊結(jié)構(gòu)13的延伸方向，所述第一隔離區(qū)包括第一介質(zhì)層17，所述第一介質(zhì)層17為張應力介質(zhì)層。此外，所述硅基底10中還形成有第二隔離區(qū)11和第三隔離區(qū)12，所述第二隔離區(qū)11的延伸方向與所述第一隔離區(qū)的延伸方向平行，所述第三隔離區(qū)12的延伸方向與所述第二隔離區(qū)11的延伸方向垂直，包含所述柵堆疊結(jié)構(gòu)13的MOS晶體管形成于所述第二隔離區(qū)11和第三隔離區(qū)12包圍的硅基底10上，所述第二隔離區(qū)11包括第二介質(zhì)層，所述第三隔離區(qū)12包括第三介質(zhì)層，所述第一隔離區(qū)位于所述第二隔離區(qū)11上方，所述第一隔離區(qū)的底部暴露出所述第二介質(zhì)層11?？蛇x地，所述第二介質(zhì)層11為張應力介質(zhì)層，所述第三介質(zhì)層12為低應力介質(zhì)層。作為一個優(yōu)選的實施例，所述第一隔離區(qū)向下延伸至所述第二介質(zhì)層11的表面部分中，即所述第二介質(zhì)層11的表面低于所述硅基底10的表面。在其他具體實施例中，所述第一隔離區(qū)也可以不向下延伸，即第二介質(zhì)層的表面與所述硅基底10的表面齊平。 本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術內(nèi)容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內(nèi)容，依據(jù)本發(fā)明的技術實質(zhì)對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種半導體器件的形成方法，其特征在于，包括提供硅基底，所述硅基底上形成有柵堆疊結(jié)構(gòu)，所述硅基底的晶面指數(shù)為{100}；形成層間介質(zhì)層，覆蓋所述硅基底的表面；在所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中形成第一溝槽，所述第一溝槽的延伸方向沿晶向<110>且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向；在所述第一溝槽中填充第一介質(zhì)層，所述第一介質(zhì)層為張應力介質(zhì)層。
2.根據(jù)權利要求1所述的半導體器件的形成方法，其特征在于，所述第一介質(zhì)層為張應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合。
3.根據(jù)權利要求1所述的半導體器件的形成方法，其特征在于，所述第一介質(zhì)層的張應力為至少IGPa。
4.根據(jù)權利要求1所述的半導體器件的形成方法，其特征在于，所述柵堆疊結(jié)構(gòu)包括柵電極或偽柵電極。
5.根據(jù)權利要求4所述的半導體器件的形成方法，其特征在于，所述柵堆疊結(jié)構(gòu)為偽柵電極時，所述方法還包括在填充所述第一介質(zhì)層后，執(zhí)行退火操作，以在所述硅基底中記憶由所述第一介質(zhì)層提供的應力。
6.根據(jù)權利要求1所述的半導體器件的形成方法，其特征在于，所述硅基底中還形成有第二隔離區(qū)和第三隔離區(qū)，所述第二隔離區(qū)的延伸方向與所述第一溝槽的延伸方向平行，所述第三隔離區(qū)的延伸方向與所述第二隔離區(qū)的延伸方向垂直，包含所述柵堆疊結(jié)構(gòu)的所述MOS晶體管形成于所述第二隔離區(qū)和所述第三隔離區(qū)包圍的硅基底上，所述第二隔離區(qū)包括第二介質(zhì)層，所述第三隔離區(qū)包括第三介質(zhì)層，所述第一溝槽形成于所述第二隔離區(qū)上方，所述第一溝槽的底部暴露出所述第二介質(zhì)層。
7.根據(jù)權利要求6所述的半導體器件的形成方法，其特征在于，所述第二介質(zhì)層為張應力介質(zhì)層。
8.根據(jù)權利要求7所述的半導體器件的形成方法，其特征在于，所述第二介質(zhì)層為張應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合。
9.根據(jù)權利要求7所述的半導體器件的形成方法，其特征在于，所述第二介質(zhì)層的張應力為至少IGPa。
10.根據(jù)權利要求6所述的半導體器件的形成方法，其特征在于，所述第三介質(zhì)層為低應力介質(zhì)層。
11.根據(jù)權利要求10所述的半導體器件的形成方法，其特征在于，所述第三介質(zhì)層為低應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合。
12.根據(jù)權利要求10所述的半導體器件的形成方法，其特征在于，所述第三介質(zhì)層的應力不超過180MPa。
13.根據(jù)權利要求6所述的半導體器件的形成方法，其特征在于，在形成第一溝槽后， 所述第一溝槽的側(cè)壁底部暴露所述第二介質(zhì)層。
14.一種半導體器件，其特征在于，包括硅基底，所述硅基底的晶面指數(shù)為{100}；柵堆疊結(jié)構(gòu)，所述柵堆疊結(jié)構(gòu)形成于所述硅基底上；層間介質(zhì)層，覆蓋所述硅基底的表面；第一隔離區(qū)，位于所述層間介質(zhì)層和/或所述柵堆疊結(jié)構(gòu)中，所述第一隔離區(qū)的延伸方向沿晶向<110>且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向，所述第一隔離區(qū)包括第一介質(zhì)層，所述第一介質(zhì)層為張應力介質(zhì)層。
15.根據(jù)權利要求14所述的半導體器件，其特征在于，所述第一介質(zhì)層為張應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合。
16.根據(jù)權利要求14所述的半導體器件，其特征在于，所述第一介質(zhì)層的張應力為至少 IGI^a。
17.根據(jù)權利要求14所述的半導體器件，其特征在于，所述硅基底中還形成有第二隔離區(qū)和第三隔離區(qū)，所述第二隔離區(qū)的延伸方向與所述第一隔離區(qū)的延伸方向平行，所述第三隔離區(qū)的延伸方向與所述第二隔離區(qū)的延伸方向垂直，包含所述柵堆疊結(jié)構(gòu)的所述 MOS晶體管形成于所述第二隔離區(qū)和第三隔離區(qū)包圍的硅基底上，所述第二隔離區(qū)包括第二介質(zhì)層，所述第三隔離區(qū)包括第三介質(zhì)層，所述第一隔離區(qū)位于所述第二隔離區(qū)上方，所述第一隔離區(qū)的底部暴露出所述第二介質(zhì)層。
18.根據(jù)權利要求17所述的半導體器件，其特征在于，所述第二介質(zhì)層為張應力介質(zhì)層。
19.根據(jù)權利要求18所述的半導體器件，其特征在于，所述第二介質(zhì)層為張應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合。
20.根據(jù)權利要求18所述的半導體器件，其特征在于，所述第二介質(zhì)層的張應力為至少 IGI^a。
21.根據(jù)權利要求17所述的半導體器件，其特征在于，所述第三介質(zhì)層為低應力介質(zhì)層。
22.根據(jù)權利要求21所述的半導體器件，其特征在于，所述第三介質(zhì)層為低應力的氮化硅層、氧化硅層、氮氧化硅層或三者的任意組合。
23.根據(jù)權利要求21所述的半導體器件，其特征在于，所述第三介質(zhì)層的應力不超過 180MPao
24.根據(jù)權利要求17所述的半導體器件，其特征在于，所述第一隔離區(qū)向下延伸至所述第二介質(zhì)層的表面部分中。
全文摘要
一種半導體器件及其形成方法，所述半導體器件的形成方法包括提供硅基底，所述硅基底上形成有柵堆疊結(jié)構(gòu)，所述硅基底的晶面指數(shù)為{100}；形成層間介質(zhì)層，覆蓋所述硅基底的表面；在所述層間介質(zhì)層和/或柵堆疊結(jié)構(gòu)中形成第一溝槽，所述第一溝槽的延伸方向沿晶向且垂直于所述柵堆疊結(jié)構(gòu)的延伸方向；在所述第一溝槽中填充第一介質(zhì)層，所述第一介質(zhì)層為張應力介質(zhì)層。本發(fā)明以較簡單的工藝在溝道寬度方向引入張應力，提高了器件的響應速度，改善了器件性能。
文檔編號H01L21/8238GK102569086SQ20101061257
公開日2012年7月11日 申請日期2010年12月29日 優(yōu)先權日2010年12月29日
發(fā)明者尹海州, 朱慧瓏, 鐘匯才, 駱志炯 申請人:中國科學院微電子研究所