專利名稱：一種高遷移率cmos集成單元的制作方法
技術領域：
本發(fā)明涉及半導體集成技術領域，尤其涉及一種高遷移率CMOS集成單元。
背景技術：
半導體技術作為信息產業(yè)的核心和基礎，被視為衡量一個國家科學技術進步和綜合國力的重要標志。在過去的40多年中，以硅CMOS技術為基礎的集成電路技術遵循摩爾定律通過縮小器件的特征尺寸來提高芯片的工作速度、增加集成度以及降低成本，集成電路的特征尺寸由微米尺度進化到納米尺度。但是當MOS器件的柵長減小到90納米后，柵氧化層的厚度將小于1. 2納米，摩爾定律開始面臨來自物理與技術方面的雙重挑戰(zhàn)。學術界與產業(yè)界普遍認為采用高遷移率溝道材料替代傳統(tǒng)硅材料將是CMOS 技術的重要發(fā)展方向，其中鍺與III-V族半導體溝道材料最有可能在近期實現(xiàn)大規(guī)模應用。鍺的空穴遷移率高適合制備PM0SFET，而III-V族半導體材料的電子遷移率高適合制備NMOSFET，III-V族半導體材料中最具應用潛質的為銦鎵砷材料，將銦鎵砷NM0SFET和鍺PM0SFET相結合的CMOS器件成為解決硅基CMOS遇到的問題有效途徑。然而將銦鎵砷 NMOSFET和鍺PM0SFET平面集成已經成為當前研究的重點與難點。

發(fā)明內容
(一 )要解決的技術問題有鑒于此，本發(fā)明的主要目的在于提供一種高遷移率CMOS集成單元，以將銦鎵砷 NMOSFET和鍺PM0SFET平面集成到單晶硅襯底上，實現(xiàn)具有不同溝道材料且特性優(yōu)異的集成CMOS器件。( 二 )技術方案為達到上述目的，本發(fā)明提供了一種高遷移率CMOS集成單元，該高遷移率CMOS集成單元包括單晶硅襯底、緩沖層、勢壘層、P型輕摻雜銦鎵砷單晶層、N型重摻雜銦鎵砷單晶層、第一阻擋層、第二阻擋層、第一 N型重摻雜鍺單晶層、第二 N型重摻雜鍺單晶層、N型輕摻雜鍺單晶層、P型重摻雜鍺單晶層、第三N型重摻雜鍺單晶層、銦鎵砷NMOSFET柵氧化層、 銦鎵砷NMOSFET柵金屬層、銦鎵砷NMOSFET柵側墻、銦鎵砷NMOSFET源漏引出電極、隔離區(qū)、 鍺PM0SFET柵鈍化層、鍺PM0SFET柵氧化層、鍺PM0SFET柵金屬層、鍺PM0SFET柵側墻和鍺 PM0SFET源漏引出電極，其中銦鎵砷NMOSFET以所述P型輕摻雜銦鎵砷單晶層為溝道和襯底材料；鍺PM0SFET以所述N型輕摻雜鍺單晶層為溝道和襯底材料；所述隔離區(qū)將所述銦鎵砷NMOSFET和所述鍺PM0SFET相隔離；所述單晶硅襯底位于所述高遷移率CMOS集成單元的底部；所述緩沖層疊置在所述單晶硅襯底之上；所述勢壘層疊置在所述緩沖層之上；所述P 型輕摻雜銦鎵砷單晶層疊置在所述勢壘層之上。上述方案中，所述緩沖層用于過濾位錯，釋放應力，所述緩沖層是低溫生長的砷化鎵，其表面與所述勢壘層材料的晶格相匹配，所述緩沖層厚度在1納米至3微米之間；所述勢壘層為砷化鎵或銦鎵磷的單晶層，銦鎵磷中各原子數(shù)比值銦鎵磷=0.5 0.5 1，所述勢壘層的厚度在1納米至2微米之間。上述方案中，所述P型輕摻雜銦鎵砷單晶層和所述N型重摻雜銦鎵砷單晶層中銦、 鎵、砷原子數(shù)比值銦鎵砷=X (I-X) 1，χ的取值范圍可設置為0<x<0.6之間， 所述P型輕摻雜銦鎵砷單晶層的厚度在1納米至100納米之間。上述方案中，所述第一阻擋層和所述第二阻擋層用于抑制其上下的鍺單晶和銦鎵砷單晶之間的互擴散摻雜效應，并改善所述銦鎵砷NM0SFET柵介質層與溝道界面，減小界面態(tài)密度，同時所述第一阻擋層、所述P型輕摻雜銦鎵砷單晶層和所述勢壘層形成超晶格量子阱，有利于提高所述銦鎵砷NM0SFET溝道電子遷移率；所述第一阻擋層和所述第二阻擋層為磷化銦、磷化鎵、銦鋁磷、銦鎵磷、磷化鋁或鋁鎵磷的單晶層，銦鋁磷中各原子數(shù)比值銦鋁磷=y (Ι-y) 1，y的取值范圍可設置為0<y< 1之間，銦鎵磷中各原子數(shù)比值銦鎵磷=Z (1-z) 1，ζ的取值范圍可設置為0< ζ < 1之間，鋁鎵磷中各原子數(shù)比值銦鎵磷=a: (1-a) 1，a的取值范圍設置為0<a< 1之間，所述第一阻擋層和所述第二阻擋層不同之處在于第一阻擋層為未摻雜單晶層，而所述第二阻擋層為N 型重摻雜，所述第一阻擋層和所述第二阻擋層的厚度在3埃至20納米之間。上述方案中，所述銦鎵砷NM0SFET的溝道和襯底為所述P型輕摻雜銦鎵砷單晶層，P型輕摻雜元素為鎂、鈹、鋅的一種或多種，所述銦鎵砷NM0SFET的柵從下至上依次為所述第一阻擋層、所述銦鎵砷NM0SFET柵氧化層和所述銦鎵砷NM0SFET柵金屬層，兩側為銦鎵砷NM0SFET柵側墻；所述第一阻擋層在所述P型輕摻雜銦鎵砷單晶層之上，所述銦鎵砷 NM0SFET柵氧化層為高介電常數(shù)的氧化物，這些氧化物包括鋁基、鋯基、鉿基、釓基、鎵基、 鑭基、鉭基氧化物，氧化物中的摻雜元素可以為鋁、鋯、鉿、釓、鎵、鑭、鉭、氮、磷，氧化物中摻雜元素的原子數(shù)量與總的金屬元素的原子數(shù)量的比值=m (1-m)，m的取值范圍可設置為0 < m < 1，所述銦鎵砷NM0SFET柵氧化層的厚度在3埃至100納米之間；所述銦鎵砷 NM0SFET柵金屬層為氮化鉭、氮化鈦、金、鈦、鎳、鉬或鋁的一層或以上多種金屬材料層多層組合而成，所述銦鎵砷NM0SFET柵側墻為二氧化硅、氮化硅或氮氧硅。上述方案中，所述銦鎵砷NM0SFET的源和漏從下至上依次為所述N型重摻雜銦鎵砷單晶層、所述第二阻擋層、所述第二 N型重摻雜鍺單晶層、所述第三N型重摻雜鍺單晶層和所述銦鎵砷NM0SFET源漏引出電極組成，其中所述N型重摻雜銦鎵砷單晶層、所述第二阻擋層和所述第三N型重摻雜鍺單晶層的摻雜濃度相同，所述第二 N型重摻雜鍺單晶層的摻雜濃度為上述N型重摻雜銦鎵砷單晶層摻雜濃度和所述第一 N型重摻雜鍺單晶層的摻雜濃度之和，重摻雜元素為氮、磷、硫、硒、碲的一種或多種，所述銦鎵砷NM0SFET源漏引出電極是鎳、金、鎳硅、鈀、鈦、銅、鉬、鋅、鎘的一層或多層金屬化而成，所述N型重摻雜銦鎵砷單晶層的厚度在3埃至50納米之間，上表面與所述P型輕摻雜銦鎵砷單晶層在同一水平面。上述方案中，所述第一 N型重摻雜鍺單晶層和所述第二 N型重摻雜鍺單晶層的厚度相同，在3埃-50納米之間；所述N型輕摻雜鍺單晶層和所述第三N型重摻雜鍺單晶層的厚度相同，在1納米-200納米之間，P型重摻雜鍺單晶層的厚度小于所述N型輕摻雜鍺單晶層的厚度。上述方案中，所述鍺PM0SFET以所述N型輕摻雜鍺單晶層為N型輕摻雜溝道和襯底材料，摻雜元素可以為氮、磷、硫、硒、碲的一種或多種。所述鍺PM0SFET的柵從下至上依次為所述鍺PM0SFET柵鈍化層、所述鍺PM0SFET柵氧化層和所述鍺PM0SFET柵金屬層，兩側為所述鍺PM0SFET柵側墻，所述鍺PM0SFET柵鈍化層可以為硅、鍺氧氮、氧化硅、氮化鋁、鋁氧氮，鈍化所述鍺PM0SFET的溝道界面，減小界面態(tài)密度，厚度在3埃-50納米之間，所述鍺 PM0SFET柵氧化層可以為高介電常數(shù)的氧化物，包括鋁基、鋯基、鉿基、釓基、鎵基、鑭基、鉭基氧化物，氧化物中的摻雜元素可以為鋁、鋯、鉿、釓、鎵、鑭、鉭、氮、磷，氧化物中摻雜元素的原子數(shù)量與總的金屬元素的原子數(shù)量的比值=η (Ι-η),η的取值范圍可設置為0 < η < 1，所述鍺PM0SFET柵氧化層的厚度在3埃-100納米之間，所述鍺PM0SFET柵金屬層可以為氮化鉭、氮化鈦、金、鈦、鎳、鉬或鋁的一層或以上多種金屬材料層多層金屬化而成，所述鍺PM0SFET柵側墻可以為二氧化硅、氮化硅或氮氧硅。上述方案中，所述鍺PM0SFET的源漏由所述P型重摻雜鍺單晶層和所述鍺PM0SFET 源漏引出電極組成，所述P型重摻雜鍺單晶層中的摻雜元素可以為硼、鎂、鈹、鋁、鎵、鋅的一種或多種；所述鍺PM0SFET源漏引出電極和所述銦鎵砷NM0SFET源漏引出電極相同，可以是鎳、金、硅、鈀、鈦、銅、鉬、鋅、鎘的一層或多層金屬化引出而成。上述方案中，所述高遷移率CMOS集成單元中銦鎵砷NM0SFET和鍺PM0SFET由隔離區(qū)隔離開來。所述隔離區(qū)可以為二氧化硅、氮化硅或氮氧硅，所述隔離區(qū)的深度大于所述P 型輕摻雜銦鎵砷單晶層、所述第一阻擋層、所述第一 N型重摻雜鍺單晶層和所述N型輕摻雜鍺單晶層的厚度之和。上述方案中，所述銦鎵砷NM0SFET和所述鍺PM0SFET集成在單晶硅襯底上，所述銦鎵砷NM0SFET和鍺PM0SFET的源和漏的上表面處在同一平面。上述方案中，所述銦鎵砷NM0SFET的源和漏上表面比銦鎵砷溝道上表面高，具有源漏提升的效果，源和漏從下至上依次由所述N型重摻雜銦鎵砷單晶層、所述第二阻擋層、 所述第二 N型重摻雜鍺單晶層和所述第三N型重摻雜鍺單晶層構成。上述方案中，所述銦鎵砷NM0SFET和所述鍺PM0SFET的源漏上表面都為鍺單晶層， 可以采用同種金屬進行金屬化引出，能夠同時實現(xiàn)銦鎵砷NM0SFET和鍺PM0SFET源漏的金屬化電極引出。上述方案中，所述第一 N型重摻雜鍺單晶層在所述阻擋層和所述N型輕摻雜鍺單晶層之間，用以防止鍺PM0SFET的源漏、第一阻擋層、P型輕摻雜銦鎵砷單晶層相通形成通路導致器件失效，所述第一 N型重摻雜鍺單晶層的厚度在在3埃至50納米之間。上述方案中，所述第一阻擋層、所述P型輕摻雜銦鎵砷單晶層和所述勢壘層形成超晶格量子阱，將載流子局限在所述P型輕摻雜銦鎵砷單晶層溝道表面，減小散射，提高所述銦鎵砷NM0SFET溝道電子遷移率。(三)有益效果從上述技術方案可以看出，本發(fā)明具有以下有益效果本發(fā)明提供的這種高遷移率CMOS集成單元，銦鎵砷NM0SFET的源區(qū)和漏區(qū)與溝道不在同一水平面，具有源漏抬升的效果，有利于減小NM0SFET的源漏串聯(lián)電阻，提高銦鎵砷NM0SFET的特性。銦鎵砷NM0SFET和鍺PM0SFET的源漏的上表面處在同一平面，銦鎵砷 NM0SFET和鍺PM0SFET為平面集成，有利于CMOS集成技術后續(xù)工藝的展開。銦鎵砷NM0SFET 和鍺PM0SFET的源漏引出上表面都為鍺單晶，可以采用同種金屬化和同種金屬進行引出， 可以同時實現(xiàn)銦鎵砷NM0SFET和鍺PM0SFET源漏的金屬化和電極弓丨出，減少工藝步驟，降低成本。銦鎵砷NM0SFET的柵介質由阻擋層和柵氧化物疊層組成，與直接將柵氧化物生長在溝道材料上相比，有阻擋層的柵介質能夠有效降低溝道界面態(tài)密度，且阻擋層、P型輕摻雜銦鎵砷單晶層、勢壘層可以形成超晶格量子阱，減小溝道電子散射，提高電子遷移率。而且銦鎵砷NM0SFET和鍺PM0SFET是集成在單晶硅襯底和III-V族半導體材料上，該器件可以與傳統(tǒng)硅基器件和III-V族器件集成在一起，實現(xiàn)多器件模塊單片集成，降低功耗，提高性能。


圖1為本發(fā)明所提供的高遷移率CMOS集成單元的結構示意圖；其中，1為單晶硅襯底；2為緩沖層；3為勢壘層；如為P型輕摻雜銦鎵砷單晶層；4b為N型重摻雜銦鎵砷單晶層Aa為第一阻擋層；5b為第二阻擋層；6a為第一 N型重摻雜鍺單晶層；6b為第二 N型重摻雜鍺單晶層；6c為N型輕摻雜鍺單晶層；6d為P型重摻雜鍺單晶層；6e為第三N型重摻雜鍺單晶層；7為銦鎵砷NM0SFET柵氧化層；8為銦鎵砷NM0SFET柵金屬層；9為銦鎵砷 NM0SFET柵側墻；10為銦鎵砷NM0SFET源漏引出電極；11為隔離區(qū)；12為鍺PM0SFET柵鈍化層；13為鍺PM0SFET柵氧化層；14為鍺PM0SFET柵金屬層；15為鍺PM0SFET柵側墻；16為鍺PM0SFET源漏引出電極。
具體實施例方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，以下結合具體實施例，并參照附圖，對本發(fā)明進一步詳細說明。本實施例具體描述本發(fā)明所提供的一種高遷移率CMOS集成單元。如圖1所示，本發(fā)明所提供的高遷移率CMOS集成單元，所述高遷移率CMOS集成單元包括單晶硅襯底1、緩沖層2、勢壘層3、P型輕摻雜銦鎵砷單晶層4a、N型重摻雜銦鎵砷單晶層4b、第一阻擋層fe、第二阻擋層恥、第一 N型重摻雜鍺單晶層6a、第二 N型重摻雜鍺單晶層6b、N型輕摻雜鍺單晶層6c、P型重摻雜鍺單晶層6d、第三N型重摻雜鍺單晶層6e、 銦鎵砷NM0SFET柵氧化層7、銦鎵砷NM0SFET柵金屬層8、銦鎵砷NM0SFET柵側墻9、銦鎵砷 NM0SFET源漏引出電極10、隔離區(qū)11、鍺PM0SFET柵鈍化層12、鍺PM0SFET柵氧化層13、鍺 PM0SFET柵金屬層14、鍺PM0SFET柵側墻15和鍺PM0SFET源漏引出電極16。如圖1所示，所述單晶硅襯底1位于所述高遷移率CMOS集成單元的底部；所述緩沖層2疊置在所述單晶硅襯底1上；所述勢壘層3疊置在所述緩沖層2上；所述P型輕摻雜銦鎵砷單晶層如疊置在所述勢壘層3上。如圖1所示，所述緩沖層2的作用在于過濾位錯，釋放應力，所述緩沖層可以是低溫生長的砷化鎵，其表面與勢壘層材料的晶格相匹配，所述緩沖層厚度為1微米；所述勢壘層3可以為砷化鎵，所述勢壘層3的厚度為1. 5微米；如圖1，所述高遷移率CMOS集成單元中銦鎵砷NM0SFET的溝道和襯底為所述P型輕摻雜銦鎵砷單晶層如，摻雜元素為鈹，摻雜濃度為5*1017cnT3，所述高遷移率CMOS集成單元中銦鎵砷NM0SFET的柵從下至上依次為所述第一阻擋層fe、所述銦鎵砷NM0SFET柵氧化層7和所述銦鎵砷NM0SFET柵金屬層8，兩側為所述銦鎵砷NM0SFET柵側墻9，所述第一阻擋層fe在所述P型輕摻雜銦鎵砷單晶層如之上，所述銦鎵砷NM0SFET柵氧化層7為氧化鋁，所述氧化鋁層的厚度為10納米；所述銦鎵砷NM0SFET柵金屬層8為氮化鉭，所述銦鎵砷NM0SFET柵側墻9為二氧化硅。如圖1所示，所述高遷移率CMOS集成單元中銦鎵砷NM0SFET的源和漏從下至上依次為所述N型重摻雜銦鎵砷單晶層4b、所述第二阻擋層恥、所述第二 N型重摻雜鍺單晶層 6b、所述第三N型重摻雜鍺單晶層6e和所述銦鎵砷NM0SFET源漏引出電極10組成，其中所述N型重摻雜銦鎵砷單晶層4b、所述第二阻擋層恥和所述第三N型重摻雜鍺單晶層6e的摻雜濃度基本相同，摻雜元素為硫，摻雜濃度為5*1019cm_3，所述第二N型重摻雜鍺單晶層6b 的摻雜濃度為l*102°cm_3，摻雜元素磷和硫各占一半；所述銦鎵砷NM0SFET源漏引出電極10 為鎳，在金屬化過程中，鎳與鍺反應生成鍺化鎳，形成歐姆接觸；所述N型重摻雜銦鎵砷單晶層4b的厚度為20納米，所述N型重摻雜銦鎵砷單晶層4b的上表面與所述P型輕摻雜銦鎵砷單晶層如在同一水平面。如圖1所示，所述P型輕摻雜銦鎵砷單晶層如和所述N型重摻雜銦鎵砷單晶層4b 中銦、鎵、砷原子數(shù)比值銦鎵砷=0.1 0.9 1，所述P型輕摻雜銦鎵砷單晶層如的厚度為60納米；所述第一阻擋層fe和所述第二阻擋層恥為銦鎵磷單晶層，鋁鎵磷中各原子數(shù)比值銦鎵磷=0.5 0.5 1，所述第一阻擋層如和所述第二阻擋層恥不同之處在于第一阻擋層fe為未摻雜，而所述第二阻擋層^SN型重摻雜，所述第一阻擋層fe和所述第二阻擋層恥的厚度為3納米；所述第一 N型重摻雜鍺單晶層6a和所述第二 N型重摻雜鍺單晶層6b的厚度相同為20納米，所述第一 N型重摻雜鍺單晶層6a的摻雜元素為磷， 摻雜濃度為5*1019cm_3 ；所述N型輕摻雜鍺單晶層6c和所述第三N型重摻雜鍺單晶層6e的厚度相同為60納米。如圖1所示，所述高遷移率CMOS集成單元中鍺PM0SFET以所述N型輕摻雜鍺單晶層6c為溝道和襯底材料，摻雜元素為磷，摻雜濃度為5*1017cm_3。所述鍺PM0SFET的柵從下至上依次為所述鍺PM0SFET柵鈍化層12、所述鍺PM0SFET柵氧化層13和所述鍺PM0SFET柵金屬層14，兩側為所述鍺PM0SFET柵側墻15 ；所述鍺PM0SFET柵鈍化層12為鍺氧氮，厚度為2納米；所述鍺PM0SFET柵氧化層13可以為氧化鋁，所述鍺PM0SFET柵氧化層13的厚度為10納米；所述鍺PM0SFET柵金屬層14為氮化鈦；所述鍺PM0SFET柵側墻15為二氧化硅。如圖1所示，所述高遷移率CMOS集成單元中鍺PM0SFET的源和漏由所述P型重摻雜鍺單晶層6d和所述鍺PM0SFET源漏引出電極16組成，所述P型重摻雜鍺單晶層6d中的摻雜元素為硼，摻雜濃度為5*1019cm_3，所述鍺PM0SFET源漏引出電極16和所述銦鎵砷 NM0SFET源漏引出電極10相同也是鎳，在制備過程中，鎳與鍺界面反應生成鍺化鎳，形成歐姆接觸。如圖1所示，所述高遷移率CMOS集成單元中所述銦鎵砷NM0SFET和所述鍺 PM0SFET由隔離區(qū)11隔離開來。所述隔離區(qū)11為二氧化硅，所述隔離區(qū)的深度為200納米。以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種高遷移率CMOS集成單元，其特征在于，該高遷移率CMOS集成單元包括單晶硅襯底、緩沖層、勢壘層、P型輕摻雜銦鎵砷單晶層、N型重摻雜銦鎵砷單晶層、第一阻擋層、第二阻擋層、第一 N型重摻雜鍺單晶層、第二 N型重摻雜鍺單晶層、N型輕摻雜鍺單晶層、P型重摻雜鍺單晶層、第三N型重摻雜鍺單晶層、銦鎵砷NM0SFET柵氧化層、銦鎵砷NM0SFET柵金屬層、銦鎵砷NM0SFET柵側墻、銦鎵砷NM0SFET源漏引出電極、隔離區(qū)、鍺PM0SFET柵鈍化層、鍺PM0SFET柵氧化層、鍺PM0SFET柵金屬層、鍺PM0SFET柵側墻和鍺PM0SFET源漏引出電極，其中銦鎵砷NM0SFET以所述P型輕摻雜銦鎵砷單晶層為溝道和襯底材料；鍺PM0SFET 以所述N型輕摻雜鍺單晶層為溝道和襯底材料；所述隔離區(qū)將所述銦鎵砷NM0SFET和所述鍺PM0SFET相隔離；所述單晶硅襯底位于所述高遷移率CMOS集成單元的底部；所述緩沖層疊置在所述單晶硅襯底之上；所述勢壘層疊置在所述緩沖層之上；所述P型輕摻雜銦鎵砷單晶層疊置在所述勢壘層之上。
2.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述緩沖層用于過濾位錯，釋放應力，所述緩沖層是低溫生長的砷化鎵，其表面與所述勢壘層材料的晶格相匹配，所述緩沖層厚度在1納米至3微米之間；所述勢壘層為砷化鎵或銦鎵磷的單晶層，銦鎵磷中各原子數(shù)比值銦鎵磷=0.5 0.5 1，所述勢壘層的厚度在1納米至2微米之間。
3.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述第一阻擋層和所述第二阻擋層的用于抑制其上下的鍺單晶和銦鎵砷單晶之間的互擴散摻雜效應，并改善所述銦鎵砷NM0SFET柵介質層與溝道界面，減小界面態(tài)密度，同時所述第一阻擋層、所述P型輕摻雜銦鎵砷單晶層和所述勢壘層形成超晶格量子阱，有利于提高所述銦鎵砷NM0SFET溝道電子遷移率；所述第一阻擋層和所述第二阻擋層為磷化銦、磷化鎵、銦鋁磷、銦鎵磷、磷化鋁或鋁鎵磷的單晶層，銦鋁磷中各原子數(shù)比值銦鋁磷=y (Ι-y) 1，y的取值范圍可設置為0<y<l之間，銦鎵磷中各原子數(shù)比值銦鎵磷=Z (1-z) l，z的取值范圍可設置為0 < ζ < 1之間，鋁鎵磷中各原子數(shù)比值銦鎵磷=a (Ι-a) 1，a的取值范圍設置為0 < a < 1之間，所述第一阻擋層和所述第二阻擋層不同之處在于第一阻擋層為未摻雜單晶層，而所述第二阻擋層為N型重摻雜，所述第一阻擋層和所述第二阻擋層的厚度在3埃至20納米之間。
4.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述銦鎵砷NM0SFET 的源和漏上表面比銦鎵砷溝道上表面高，具有源漏提升的效果，所述銦鎵砷NM0SFET的源和漏從下至上依次為所述N型重摻雜銦鎵砷單晶層、所述第二阻擋層、所述第二 N型重摻雜鍺單晶層、所述第三N型重摻雜鍺單晶層和所述銦鎵砷NM0SFET源漏引出電極組成。
5.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述銦鎵砷NM0SFET 和所述鍺PM0SFET集成在單晶硅襯底上，所述銦鎵砷NM0SFET和鍺PM0SFET的源和漏的上表面處在同一平面。
6.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述銦鎵砷NM0SFET 和所述鍺PM0SFET的源漏上表面都為鍺單晶層，可以采用同種金屬進行金屬化引出，能夠同時實現(xiàn)銦鎵砷NM0SFET和鍺PM0SFET源漏的金屬化電極引出。
7.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述第一N型重摻雜鍺單晶層在所述阻擋層和所述N型輕摻雜鍺單晶層之間，用以防止鍺PM0SFET的源漏、第一阻擋層、P型輕摻雜銦鎵砷單晶層相通形成通路導致器件失效，所述第一 N型重摻雜鍺單晶層的厚度在在3埃至50納米之間。
8.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述隔離區(qū)的深度大于所述P型輕摻雜銦鎵砷單晶層、所述第一阻擋層、所述第一 N型重摻雜鍺單晶層和所述N 型輕摻雜鍺單晶層的厚度之和。
9.根據(jù)權利要求1所述的高遷移率CMOS集成單元，其特征在于，所述第一阻擋層、所述P型輕摻雜銦鎵砷單晶層和所述勢壘層形成超晶格量子阱，將載流子局限在所述P型輕摻雜銦鎵砷單晶層溝道表面，減小散射，提高所述銦鎵砷NM0SFET溝道電子遷移率。
全文摘要
本發(fā)明公開了一種高遷移率CMOS集成單元，屬于半導體集成技術領域。該高遷移率CMOS集成單元將高電子遷移率的銦鎵砷NMOSFET和高空穴遷移率的鍺PMOSFET平面集成在單晶硅襯底上，可以實現(xiàn)具有不同溝道材料且特性優(yōu)異的集成CMOS器件，具有取代傳統(tǒng)硅基CMOS器件的潛力，在后摩爾時代具有實際的應用價值。該CMOS集成單元還可以與傳統(tǒng)硅基器件和III-V族化合物半導體器件等器件集成在一起，實現(xiàn)多功能模塊單片集成，降低功耗，提高性能。
文檔編號H01L29/06GK102544009SQ20101057851
公開日2012年7月4日 申請日期2010年12月8日 優(yōu)先權日2010年12月8日
發(fā)明者劉洪剛, 孫兵 申請人:中國科學院微電子研究所