本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言，涉及一種高電子遷移率晶體管和一種存儲器芯片。

背景技術(shù)：

在相關(guān)技術(shù)中，隨著半導(dǎo)體制造技術(shù)的發(fā)展，具有低功耗和高速高通特性的功率器件成為主流研究方向。

gan(氮化鎵)是第三代寬禁帶半導(dǎo)體材料，具有大禁帶寬度(3.4ev)、高電子飽和速率(2e7cm/s)、高擊穿電場(1e10--3e10v/cm)、較高的熱導(dǎo)率、耐腐蝕和抗輻射性能，并且在高壓、高頻、高溫、大功率和抗輻照環(huán)境條件下具有較強的優(yōu)勢，因而被認(rèn)為是研究短波光電子器件和高壓高頻率大功率器件的最佳材料。

具體地，algan(氮化鎵鋁)/gan異質(zhì)結(jié)處形成高濃度、高遷移率的二維電子氣(2deg，two-dimensionalelectrongas)，同時異質(zhì)結(jié)對2deg具有良好的調(diào)節(jié)作用，gan基algan/gan高遷移率晶體管是功率器件中的研究熱點。

但是，gan材料和非摻雜本征材料的使用，使得具有低導(dǎo)通電阻的hemt(hightelectronmobilitytransistor，高電子遷移率晶體管)器件較難獲得，而對于大功率高頻器件，低的導(dǎo)通電阻往往意味著低熱量的產(chǎn)生和高的可靠性能，所以降低導(dǎo)通電阻值是hemt制作的關(guān)鍵技術(shù)之一。

因此，如何設(shè)計一種新的高電子遷移率晶體管以降低導(dǎo)通電阻成為目前亟待解決的技術(shù)問題。

技術(shù)實現(xiàn)要素：

本發(fā)明正是基于上述問題，提出了一種新的高電子遷移率晶體管的技 術(shù)方案，通過將柵極電極和源極電極接觸，在保證耐壓特性的同時，消除了柵極和源極之間的間距，有效地減小了高電子遷移率晶體管的導(dǎo)通電阻和功耗，提高了高電子遷移率晶體管的可靠性。

有鑒于此，本發(fā)明提出了一種高電子遷移率晶體管，包括：基底；氮化鎵層和氮化鎵鋁層，所述氮化鎵層的一側(cè)復(fù)合于所述基底的表層，所述氮化鎵層的另一側(cè)復(fù)合于所述氮化鎵鋁層的底部；絕緣層，復(fù)合于所述氮化鎵鋁層的頂層，所述絕緣層設(shè)置有至少三個貫通的接觸孔；電極，所述電極包括漏極電極、柵極電極和源極電極，所述漏極電極、所述柵極電極和所述源極電極分別設(shè)置于對應(yīng)的所述至少三個貫通的接觸孔中對應(yīng)的接觸孔中，所述柵極電極在所述接觸孔外的極板延伸至所述源極電極，以實現(xiàn)所述柵極電極與所述源極電極的接觸。

在該技術(shù)方案中，通過將柵極電極和源極電極接觸，在保證耐壓特性的同時，消除了柵極和源極之間的間距，有效地減小了高電子遷移率晶體管的導(dǎo)通電阻和功耗，提高了高電子遷移率晶體管的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層包括：第一氮化硅層，所述第一氮化硅層復(fù)合于所述氮化鎵鋁層的頂層。

在該技術(shù)方案中，通過在氮化鎵鋁層的頂層復(fù)合生成第一氮化硅層，降低了氮化鎵鋁層的界面缺陷，提升了高電子遷移率晶體管的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層還包括：氮化鋁層，所述氮化鋁層復(fù)合于所述氮化鎵鋁層的頂層。

在該技術(shù)方案中，通過在氮化鎵鋁層的頂層復(fù)合生成氮化鋁層，進(jìn)一步地降低了氮化鎵鋁層的界面缺陷，提升了高電子遷移率晶體管的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層還包括：第一氧化硅層，所述第一氧化硅層復(fù)合于所述第一氮化硅層的頂層。

在該技術(shù)方案中，通過在第一氮化硅層的頂層形成第一氧化層，一方面進(jìn)一步地降低第一氮化硅層的薄膜應(yīng)力，另一方面提高了高電子遷移率晶體管的耐壓特性。

在上述技術(shù)方案中，優(yōu)選的，所述第一氧化硅層包括正硅酸乙酯層。

在該技術(shù)方案中，通過設(shè)置第一氧化硅層包括正硅酸乙酯層，由于正硅酸乙酯層的致密性和可靠性，進(jìn)一步地保證了高電子遷移率晶體管的耐壓特性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層還包括：氧化鋁層，所述氧化鋁層復(fù)合于所述第一氮化硅層的頂層。

在該技術(shù)方案中，通過在絕緣層中設(shè)置氧化鋁層，降低了氮化鋁層和氮化硅層之間的應(yīng)力，更進(jìn)一步地提升了高電子遷移率晶體管的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述氮化鎵鋁層包括本征氮化鎵鋁結(jié)構(gòu)層。

在上述技術(shù)方案中，優(yōu)選的，還包括：隔離層，復(fù)合于所述絕緣層和所述電極的頂層。

在該技術(shù)方案中，通過在絕緣層和電極的頂層設(shè)置隔離層，在提升器件可靠性的前提下，降低了空間電磁信號對高電子遷移率晶體管的干擾。

在上述技術(shù)方案中，優(yōu)選的，所述隔離層包括第二氧化硅層和/或第二氮化硅層。

根據(jù)本發(fā)明的第二方面，提出了一種存儲器芯片，包括：如上述任一項技術(shù)方案所述的高電子遷移率晶體管。

通過以上技術(shù)方案，通過將柵極電極和源極電極接觸，消除了柵極和源極之間的間距，有效地減小了高電子遷移率晶體管的導(dǎo)通電阻和功耗，提高了高電子遷移率晶體管的可靠性。

附圖說明

圖1示出了根據(jù)本發(fā)明的實施例的高電子遷移率晶體管的剖面示意圖；

圖2示出了根據(jù)本發(fā)明的實施例的存儲器芯片的示意框圖。

具體實施方式

為了能夠更清楚地理解本發(fā)明的上述目的、特征和優(yōu)點，下面結(jié)合附圖和具體實施方式對本發(fā)明進(jìn)行進(jìn)一步的詳細(xì)描述。需要說明的是，在不 沖突的情況下，本申請的實施例及實施例中的特征可以相互組合。

在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是，本發(fā)明還可以采用其他不同于在此描述的其他方式來實施，因此，本發(fā)明的保護(hù)范圍并不受下面公開的具體實施例的限制。

圖1示出了根據(jù)本發(fā)明的一個實施例的高電子遷移率晶體管的結(jié)構(gòu)示意圖。

如圖1所示，根據(jù)本發(fā)明的實施例的高電子遷移率晶體管100，包括：基底1；氮化鎵層2和氮化鎵鋁層3，所述氮化鎵層2的一側(cè)復(fù)合于所述基底1的表層，所述氮化鎵層2的另一側(cè)復(fù)合于所述氮化鎵鋁層3的底部；絕緣層，復(fù)合于所述氮化鎵鋁層3的頂層，所述絕緣層設(shè)置有至少三個貫通的接觸孔；電極，所述電極包括漏極51電極、柵極52電極和源極53電極，所述漏極51電極、所述柵極52電極和所述源極53電極分別設(shè)置于對應(yīng)的所述至少三個貫通的接觸孔中對應(yīng)的接觸孔中，所述柵極52電極在所述接觸孔外的極板延伸至所述源極53電極，以實現(xiàn)所述柵極52電極與所述源極53電極的接觸。

在該技術(shù)方案中，通過將柵極52電極和源極53電極接觸，在保證耐壓特性的同時，消除了柵極52和源極53之間的間距，有效地減小了高電子遷移率晶體管100的導(dǎo)通電阻和功耗，提高了高電子遷移率晶體管100的可靠性。

其中，高電子遷移率晶體管100在施加電載荷后，氮化鎵層2和氮化鎵鋁層3之間極化誘生二維電子氣7，其具有高濃度和高遷移率特性，在提高器件可靠性的同時，保證了高電子遷移率晶體管100的制作工藝兼容于cmos(complementarymetal-oxide-semiconductortransistor，補償金屬氧化半導(dǎo)體晶體管)工藝，從而降低了是造成成本。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層包括：第一氮化硅層41，所述第一氮化硅層41復(fù)合于所述氮化鎵鋁層3的頂層。

在該技術(shù)方案中，通過在氮化鎵鋁層3的頂層復(fù)合生成第一氮化硅層41，降低了氮化鎵鋁層3的界面缺陷，提升了高電子遷移率晶體管100的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層還包括：氮化鋁層，所述氮化鋁層復(fù)合于所述氮化鎵鋁層3的頂層。

在該技術(shù)方案中，通過在氮化鎵鋁層3的頂層復(fù)合生成氮化鋁層，進(jìn)一步地降低了氮化鎵鋁層3的界面缺陷，提升了高電子遷移率晶體管100的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層還包括：第一氧化硅層42，所述第一氧化硅層42復(fù)合于所述第一氮化硅層41的頂層。

在該技術(shù)方案中，通過在第一氮化硅層41的頂層形成第一氧化層，一方面進(jìn)一步地降低第一氮化硅層41的薄膜應(yīng)力，另一方面提高了高電子遷移率晶體管100的耐壓特性。

在上述技術(shù)方案中，優(yōu)選的，所述第一氧化硅層42包括正硅酸乙酯層。

在該技術(shù)方案中，通過設(shè)置第一氧化硅層42包括正硅酸乙酯層，由于正硅酸乙酯層的致密性和可靠性，進(jìn)一步地保證了高電子遷移率晶體管100的耐壓特性。

在上述技術(shù)方案中，優(yōu)選的，所述絕緣層還包括：氧化鋁層，所述氧化鋁層復(fù)合于所述第一氮化硅層41的頂層。

在該技術(shù)方案中，通過在絕緣層中設(shè)置氧化鋁層，降低了氮化鋁層和氮化硅層之間的應(yīng)力，更進(jìn)一步地提升了高電子遷移率晶體管100的可靠性。

在上述技術(shù)方案中，優(yōu)選的，所述氮化鎵鋁層3包括本征氮化鎵鋁結(jié)構(gòu)層。

在上述技術(shù)方案中，優(yōu)選的，還包括：隔離層，復(fù)合于所述絕緣層和所述電極的頂層。

在該技術(shù)方案中，通過在絕緣層和電極的頂層設(shè)置隔離層，在提升器件可靠性的前提下，降低了空間電磁信號對高電子遷移率晶體管100的干擾。

在上述技術(shù)方案中，優(yōu)選的，所述隔離層包括第二氧化硅層和/或第二氮化硅層。

圖2示出了根據(jù)本發(fā)明的實施例的存儲器芯片的示意框圖。

如圖2所示，根據(jù)本發(fā)明的實施例的存儲器芯片200，包括：如上述任一項技術(shù)方案所述的高電子遷移率晶體管100。

盡管具有隨附權(quán)利要求，但本發(fā)明也由以下條款限定：

1.一種高電子遷移率晶體管的制備方法，包括：

在襯底上依次形成氮化鎵層、氮化鎵鋁層、氮化硅層和氧化硅層；

圖形化刻蝕所述氧化硅層和所述氮化硅層，刻蝕至暴露出所述氮化鎵鋁層為止，以形成漏極接觸孔和源極接觸孔；

在所述漏極接觸孔中形成金屬漏電極，同時，在所述源極接觸孔中形成金屬源電極；

在形成所述金屬源電極和所述金屬漏電極后，圖形化刻蝕所述氧化硅層和所述氮化硅層，以形成柵極接觸孔；

在所述柵極接觸孔中形成金屬柵電極；

形成隔離層，以覆蓋所述金屬漏電極、所述金屬源電極和所述金屬柵電極；

對所述金屬源電極的隔離層進(jìn)行刻蝕，刻蝕至暴露出所述金屬源電極為止，以形成源場槽；

在所述源場槽中形成場板金屬層；

對所述場板金屬層進(jìn)行圖形化刻蝕，以形成所述源場電極。

2.根據(jù)條款1所述的高電子遷移率晶體管的制備方法，形成所述氧化層，具體包括：

通過等離子體增強化學(xué)汽相沉積工藝在所述氮化硅上形成正硅酸乙酯層，以完成所述氧化層的制備。

3.根據(jù)條款1所述的高電子遷移率晶體管的制備方法，在所述漏極接觸孔中形成金屬漏電極，同時，在所述源極接觸孔中形成金屬源電極，具體包括：

通過磁控濺射工藝和/或鍍膜工藝形成第一復(fù)合金屬層，所述第一復(fù)合金屬層從下到上依次為鈦層、鋁層、鈦層和碳化鈦層；

在800℃至900℃溫度內(nèi)，氮氣環(huán)境中，對所述第一復(fù)合金屬層至少 退火30秒；

依次采用光刻工藝和刻蝕工藝對所述第一復(fù)合金屬層進(jìn)行圖形化刻蝕，以形成分離的所述金屬源電極和所述金屬漏電極。

4.根據(jù)條款1所述的高電子遷移率晶體管的制備方法，在所述柵極接觸孔中形成金屬柵電極，具體包括：

通過磁控濺射工藝和/或鍍膜工藝形成第二復(fù)合金屬層，所述第二復(fù)合金屬層從下到上依次為鎳層和銅層；

依次采用光刻工藝和刻蝕工藝對所述第二復(fù)合金屬層進(jìn)行圖形化刻蝕，以形成分離的所述金屬柵電極。

5.根據(jù)條款1所述的高電子遷移率晶體管的制備方法，在所述源場槽中形成場板金屬層，具體包括：

通過磁控濺射工藝和/或鍍膜工藝形成第三復(fù)合金屬層，所述第三復(fù)合金屬層包括銅層、硅層和鋁層；

依次采用光刻工藝和刻蝕工藝對所述第三復(fù)合金屬層進(jìn)行圖形化刻蝕，以形成分離的所述場板金屬層。

以上結(jié)合附圖詳細(xì)說明了本發(fā)明的技術(shù)方案，考慮到相關(guān)技術(shù)中提出的如何設(shè)計一種新的高電子遷移率晶體管以降低導(dǎo)通電阻的技術(shù)問題，本發(fā)明提出了一種新的高電子遷移率晶體管的技術(shù)方案，通過將柵極電極和源極電極接觸，消除了柵極和源極之間的間距，有效地減小了高電子遷移率晶體管的導(dǎo)通電阻和功耗，提高了高電子遷移率晶體管的可靠性。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。