專利名稱：半導體結(jié)構(gòu)與在鰭狀裝置之鰭狀結(jié)構(gòu)之間形成隔離的方法
技術(shù)領(lǐng)域：
本發(fā)明大致關(guān)于半導體結(jié)構(gòu)與用于制造半導體結(jié)構(gòu)的方法，且尤系關(guān)于用于制 造具有淺溝槽隔離(shallow trench isolation，STI)之塊體鰭狀場效電晶體(FinFET)裝置的
方法
背景技術(shù)：
相較于傳統(tǒng)的平面金屬氧化半導體場效電晶體(MOSFET)(其利用習知的微影制 造方法制造)，非平面FET (場效電晶體)包含有各種垂直電晶體結(jié)構(gòu)，并且典型包含二 個或多個平行形成的閘極結(jié)構(gòu)。一種此種半導體結(jié)構(gòu)為「FinFET」，其名稱取自用以形 成個別的閘極通道的多個薄硅「鰭片」，且典型寬度為數(shù)十奈米等級。尤其，參照例示的先前技術(shù)中如圖1所示具有FinFET組構(gòu)的非平面MOS電晶 體，F(xiàn)inFET裝置10通常包含兩個或多個平行的硅鰭狀結(jié)構(gòu)(或簡稱為「鰭片」)12。然 而，應了解到FinFET裝置可包含只有一個硅鰭狀結(jié)構(gòu)鰭片是在共同的源極電極與共同的汲極電極之間延伸(圖1中未圖示)。導電閘 極結(jié)構(gòu)16 「包覆(wrap around)」在兩個鰭片的三側(cè)面上，并且以標準的閘極絕緣體層 18與鰭片分隔。鰭片可適當?shù)負诫s以產(chǎn)生想要的、如技術(shù)領(lǐng)域中已知的FET極性，使得 閘極通道是形成在相鄰于閘極絕緣體18之鰭片的附近表面。鰭狀結(jié)構(gòu)(以及FinFET裝置)可形成在半導體基板上。半導體基板可為塊體 硅晶圓(鰭狀結(jié)構(gòu)系從該塊體硅晶圓形成)，或可包括設(shè)置在支撐基板上的絕緣體上覆硅 (SOI)。SOI晶圓包括硅氧化層，以及覆于該硅氧化層上之含硅材料層。鰭狀結(jié)構(gòu)系從 含硅材料層形成。鰭狀結(jié)構(gòu)典型為利用習知光微影或非等向性蝕刻(例如反應性離子蝕 刻(RIE)等等)而形成。鰭狀結(jié)構(gòu)之電性隔離是必須的，以求避免各種裝置之間的機電干擾 (electromechanical interference ； EMI)及 / 或寄生泄漏路徑(parasitic leakage path)。在塊
體硅晶圓上隔離鰭狀結(jié)構(gòu)特別麻煩，因為在鰭狀結(jié)構(gòu)之間之塊體硅晶圓的硅會形成導通 路徑。淺溝槽隔離(STI)是一種用以電性隔離電晶體或電性裝置的技術(shù)。在電晶體形成 之前，典型的STI在半導體裝置制造期間系提早產(chǎn)生。習知的STI制程包含經(jīng)由非等向 性蝕刻(例如反應性離子蝕刻)而在半導體基板內(nèi)產(chǎn)生隔離溝槽，以及利用化學氣相沉積 (chemical vapor deposition ； CVD)制程沉積一個或多個介電填充材料(例如硅氧化物)用 以填充隔離溝槽。然后，所沉積的介電材料可藉由化學機械研磨(Chemical-Mechanical Polishing ； CMP)制程平坦化，該化學機械研磨制程移除多余的介電質(zhì)并產(chǎn)生平面的STI 結(jié)構(gòu)，在FinFET裝置中，此經(jīng)過平面化的氧化物接著需要被回蝕(etch back)，以在鰭狀 結(jié)構(gòu)之間形成5nm至20nm均勻厚的氧化物隔離，以及曝露鰭狀垂直側(cè)璧用于進一步的處 理。此習知技術(shù)系難以控制，通常會造成介電層的厚度改變。此外，必須沉積比所需還 多之用以提供隔離的介電層填充材料，以求允許回蝕(平面化)。此外，在各個鰭狀結(jié)構(gòu)之間的曝露半導體基板上的隔離區(qū)域(下文稱「隔離溝槽」)具有高的深寬比(aspectratio)。深寬比是開口的深度與其寬度的比率。高深寬比 隔離溝槽之填充是困難的。即使先進的氧化物化學氣相沉積(CVD)制程，例如先進的高 密度電漿(HDP)或臭氧為基礎(chǔ)的TEOS (四乙基硅氧烷)制程，也不能可靠地填充這些高 深寬比的隔離溝槽。這對于控制及產(chǎn)生FinFET裝置里的電性隔離會造成問題。此外，塊體硅晶圓缺乏能夠終止鰭片之蝕刻的蝕刻停止層。沒有此蝕刻停止 層，蝕刻深度的變化率會造成鰭片高度的變化率。因為FinFET裝置之電流傳導量與鰭片 之高度成比例，所以將鰭片高度變化率最小化很重要。因此，希望提供用于在FinFET裝置之鰭狀結(jié)構(gòu)之間形成隔離的方法。此外，希 望提供可控制在鰭狀結(jié)構(gòu)之間之高深寬比隔離溝槽的填充的方法，具有較少制程步驟、 較少介電填充材料以及導致塊體FinFET較少鰭片高度變化率。再者，透過本發(fā)明之后續(xù) 的實施方式及所附申請專利范圍，并配合隨附圖式與此先前技術(shù)，本發(fā)明之其它期望的 特征與特性將變得顯而易見。

發(fā)明內(nèi)容
提供在半導體基板中形成FinFET裝置的方法。根據(jù)一個例示實施例，一種用于 形成FinFET裝置之方法包括從該半導體基板形成一個或多個鰭狀結(jié)構(gòu)。鰭狀結(jié)構(gòu)包含垂 直側(cè)璧。形成該一個或多個鰭狀結(jié)構(gòu)之步驟界定在該一個或多個鰭狀結(jié)構(gòu)之間的曝露半 導體基板上的隔離溝槽。氧化層系使用高密度電漿化學氣相沉積(HDPCVD)制程而沉積 在隔離溝槽之底部與該一個或多個鰭狀結(jié)構(gòu)之垂直側(cè)壁上。在該隔離溝槽之底部的氧化 層厚度比在該垂直側(cè)壁上的氧化層厚度厚。然后，該氧化層從該垂直側(cè)璧移除，并從該 隔離溝槽移除該氧化層的一部分，以在該隔離溝槽中形成均勻厚的隔離氧化層。根據(jù)另一例示實施例，一種用于在從塊體硅晶圓所形成之鰭狀結(jié)構(gòu)之間形成隔 離的方法，包括提供具有一個或多個鰭狀結(jié)構(gòu)之塊體硅晶圓，在該一個或多個鰭狀結(jié)構(gòu) 之間具有隔離溝槽，并且各個鰭狀結(jié)構(gòu)具有垂直側(cè)璧。氧化層系使用高密度電漿化學氣 相沉積(HDPCVD)制程而沉積在塊體硅晶圓之各個隔離溝槽之底部與該一個或多個鰭狀 結(jié)構(gòu)之垂直側(cè)壁上。從垂直側(cè)壁被等向性蝕刻該氧化層，并從該隔離溝槽等向性蝕刻該 氧化層的至少一部分，以在隔離溝槽之底部形成均勻厚度的隔離氧化層并減低鰭片高度 的變化率，其中該隔離氧化層形成鰭狀結(jié)構(gòu)之間的隔離。也提供包含在一個或多個鰭狀結(jié)構(gòu)之間具有淺溝槽隔離的塊體FinFET裝置之半 導體結(jié)構(gòu)。該塊體FinFET裝置包括具有一個或多個鰭狀結(jié)構(gòu)之塊狀硅晶圓，該一個或多 個鰭狀結(jié)構(gòu)之各者包含垂直側(cè)璧。溝槽系位在該一個或多個鰭狀結(jié)構(gòu)之各者的塊狀硅晶 圓上。在溝槽底部之實質(zhì)均勻厚的高密度電漿(HDP)氧化層形成淺溝槽隔離并界定實質(zhì) 均勻高度的鰭狀結(jié)構(gòu)。


以下將配合圖式敘述本發(fā)明，其中相同的元件符號表示相似的元件，以及圖1系先前技術(shù)中所用之例示FinFET結(jié)構(gòu)的等角示意圖；圖2系以剖面圖說明先前已在鰭狀結(jié)構(gòu)之間形成有隔離溝槽之塊狀硅晶圓；圖3系以剖面圖說明具有先前形成之深隔離溝槽的第2圖的塊狀硅晶圓；以及
圖4至圖5系以剖面圖說明根據(jù)本發(fā)明之實施例之在塊狀FinFET裝置之鰭狀結(jié) 構(gòu)之間形成隔離的方法。
具體實施例方式本發(fā)明之下列實施方式系本質(zhì)上僅為例示，且并非意欲限制本發(fā)明或本發(fā)明之 應用或使用。再者，也非意欲受到本發(fā)明上述之先前技術(shù)或下述之實施方式所限制。根據(jù)本發(fā)明之例示實施例的方法系提供用于在塊體硅晶圓20上的一個或多個先 前形成之鰭狀結(jié)構(gòu)12之間形成隔離。形成該一個或多個鰭狀結(jié)構(gòu)之步驟界定在該一個或 多個先前形成之鰭狀結(jié)構(gòu)之間的曝露塊狀硅晶圓20上的隔離溝槽22。鰭狀結(jié)構(gòu)12包含 垂直側(cè)璧。鰭狀結(jié)構(gòu)的形成通常使用習知的光微影(photolithographic)或異向性蝕刻 (anisotropic etching)制程(例如，離子蝕刻(reactive ion etching，RIE)等)，然而，須知
道本發(fā)明不限于任何形成鰭狀場效電晶體的鰭狀結(jié)構(gòu)的方式。舉例來說，如本技術(shù)中已 知，形成一個或多個鰭狀結(jié)構(gòu)的步驟可包含生成芯軸(mandrels)(未示)及鄰接該芯軸的 側(cè)壁的側(cè)壁間隔件28、移除該芯軸，以及使用側(cè)壁間隔件28作為蝕刻掩模以蝕刻塊體硅 晶圓20而從該蝕刻塊體硅晶圓20形成一個或多個鰭狀結(jié)構(gòu)12。本文中根據(jù)例示性實施 例所述的方法可應用于任何種類的鰭狀場效電晶體制程。本文所使用的“塊體硅晶圓”包括單晶硅之單塊體。圖2從剖面繪示了隨后從 其上會形成數(shù)個鰭狀結(jié)構(gòu)12的塊體硅晶圓20。圖3與圖2類似，除了塊體硅晶圓20包 含先前形成與注入的深隔離溝槽24。如圖2和3所示，鰭片高度在隔離之前跨過塊體硅 晶圓不同。鰭狀結(jié)構(gòu)12的頂部可包含墊體氧化硅層26的一部份以及側(cè)壁間隔件28，側(cè) 壁間隔件28在經(jīng)過先前使用于形成鰭狀結(jié)構(gòu)后存續(xù)下來，并將在隔離形成期間用以保護 鰭狀結(jié)構(gòu)，且在雙間極鰭狀場效電晶體的態(tài)樣中的間極之間亦當作隔離。在三間極鰭狀 場效電晶體裝置的態(tài)樣中，該墊體氧化硅層和該鰭狀結(jié)構(gòu)的頂部的側(cè)壁間隔件部份將在 接下來敘述的后續(xù)制程中加以移除。從塊體硅晶圓形成的鰭狀場效電晶體裝置在本文稱 為“塊體鰭狀場效電晶體裝置”。根據(jù)本發(fā)明的一個例示性實施例，如圖4所示，在塊體硅晶圓20上形成圖2或3 所示的一個或多個鰭狀結(jié)構(gòu)12之間的隔離的方法包括以下步驟用高密度電漿化學氣相 沉積法(HDP-CVD或HDP)沉積氧化物以于塊體硅晶圓的隔離溝槽22底部中及鰭狀結(jié)構(gòu) 12的垂直側(cè)壁12上形成氧化層30，墊體氧化硅層26與側(cè)壁間隔件28上。HDP-CVD制 程包括在沉積材料于基板(在本例中為塊體硅晶圓20)上，其通常在電容耦合高密度電漿 環(huán)境中低于50m Torr壓力下的硅烷、氧氣以及惰性氣體(氬及/或氦)的混合物中。亦 可補充氫或其他種類氣體。電漿能量通常施加于圓頂(dome above)中的線圈以及其晶圓 夾盤。電漿能量的比例化達到沉積對蝕刻的比例模式在2 1至6 1。對于本特定申 請的HDPCVD而言，沉積速率低于每分鐘IOOnm以達成精確控制厚度及均勻度。HDP沉積制程特別地在水平曝露表面上比起垂直表面上沉積更多氧化物。HDP 沉積制程也使冠狀(cap)氧化層32形成于側(cè)壁間隔件的頂部。因此，比起垂直側(cè)壁上， 更多氧化物沉積于隔離溝槽的底部中。隔離溝槽的底部中的氧化層的厚度大于垂直側(cè)壁 上的氧化層的厚度，約為4 1或更高。經(jīng)氧化沉積后的結(jié)構(gòu)的形貌/樣貌系如圖4所不。舉例來說，氧化層可由二氧化硅(SiO2)形成。在一些實施例中，氧化層可由像 是低介電常數(shù)(low-k)的介電材料形成，例如，SiCOH、SiC> SICN、SiN、其他介電材
料或其結(jié)合。相較于其他沉積制程，HDP沉積制程提供氧化層30提升的高深寬比溝槽注入能 力。HDP沉積制程亦因為產(chǎn)生濺鍍(經(jīng)電漿的高密度提升)與同時間的層體沉積，而提 供提升的間隔件特性。HDP沉積的濺鍍元素同時與沉積產(chǎn)生，并減緩了在特定位置的沉 積，如在鰭狀結(jié)構(gòu)的垂直側(cè)壁上。因此，HDPCVD的使用能使高深寬比隔離溝槽22中 的氧化物沉積控制至預期的厚度，而不需要用習知淺溝槽隔離(STI)制程中的氧化物及 回蝕(etchback)過度注入隔離溝槽。用中度至低度濺鍍至沉積比例來沉基氧化層，造成 垂直側(cè)壁對底部覆蓋的厚度比例約為1 5。在另一實施例中，可使用其他沉積制程及材料來形成形貌/樣貌類似于圖4所示 的結(jié)構(gòu)。例如，使用等向性蝕刻成份加入(或取代)習知HDPCVDSiOjX積中的原位濺 鍍的其他高密度電漿(HDP)或電漿增益制程。接下來，根據(jù)本發(fā)明的例示性實施例，在一個或多個鰭狀結(jié)構(gòu)之間形成隔離的 方法包含步驟從垂直側(cè)壁及隔離溝槽22的底部中至少一部份氧化層30移除氧化物，以 在隔離溝槽的底部中形成“隔離氧化層”，“隔離氧化層”具有實質(zhì)均勻的厚度，如圖 5所示。移除氧化物的步驟包括等向性蝕刻氧化層。術(shù)語“隔離氧化層”系指在隔離溝 槽(接以氧化沉積及蝕刻步驟)的底部中的實質(zhì)均勻厚的氧化層。隔離氧化層的厚度約 為5至15nm厚。隔離溝槽的底部的氧化層的厚度大于垂直側(cè)壁上任何存續(xù)的氧化層。在一較佳實施例中，等向性蝕刻氧化層的步驟包括使用高度可控制及精確化 學氧化物移除制程，例如化學氧化物移除(COR)制程、Siconi 干式化學蝕刻制程或使 用緩沖氫氟酸的化學氧化物移除制程。COR制程選擇性蝕刻氧化層的表面。COR制程 通常包含曝露氧化層30的表面至制程氣體，以及熱處理經(jīng)化學處理過的氧化物表面層。 COR制程包括曝露圖4的結(jié)構(gòu)至壓力30m Torr左右或以下的HF及氨的氣體或蒸氣混合 物，較佳者壓力介于1至30m Torr。較佳者，將氨氣的流體速率設(shè)定成大于氟化氫氣體 的流體速率，通常為3 1。COR制程約在所謂的室溫(20°C至40°C左右)的溫度下進 行，甚至更常見的溫度為25°C左右。COR制程中，制程氣體與氧化層反應，會產(chǎn)生揮發(fā) 性氣體成份及揮發(fā)性錯化物。可接著用習知技術(shù)中的熱處理加熱經(jīng)COR制程處理的結(jié)構(gòu)。揮發(fā)性氣體成份及 揮發(fā)性錯化物熱分解成揮發(fā)性氣體成份以完全揮發(fā)，并接著從基板上加以移除。舉例來 說，此結(jié)構(gòu)較佳者在80°C至200°C左右的范圍中加熱。如上述，根據(jù)本實施例，后續(xù)施 以COR制程及熱處里以從鰭狀結(jié)構(gòu)的垂直側(cè)壁移除氧化層并從塊體硅晶圓20的水平表面 移除氧化層的至少一部份。氧化層的移除可用等向性蝕刻制程，其包含但不限于使用真空腔體的干式化學 蝕刻制程，例如從Applied Material Inc.of Santa Clara供應的Siconi 腔體。此制程經(jīng)由
低溫、雙步驟干式化學蝕刻制程選擇性移除沉積的氧化物。一般而言，第一步驟使用遙 控電漿源以從NF3&NH3產(chǎn)生NH4F蝕刻劑種類，以極小化對基板的損傷。加入腔體中 的蝕刻劑種類經(jīng)由與氧化層30的反應在塊體硅晶圓表面凝結(jié)成固體副產(chǎn)物。在第二步驟中，用熱對流及射線加熱進行原位退火以分解副產(chǎn)物。當殘留物升華，其可藉由輻射氣 體從塊體硅晶圓表面移除，并排出腔體，以留下干凈的塊體硅晶圓準備進行更進一步制 造成鰭狀場效電晶體裝置。此制程提供高度選擇性干式化學徙凈以從硅中移除氧化物而 無表面損傷并具穩(wěn)定的蝕刻均勻度。此外，等向性蝕刻氧化層的步驟包括用液態(tài)蝕刻劑濕式蝕刻氧化層。常見的液 態(tài)蝕刻劑包括氫氟酸(HF)(通常用水稀釋、或用氟化氨稀釋及緩沖)等。在等向性蝕刻步驟期間，氧化物系從垂直側(cè)壁及隔離溝槽的至少一部份加以移 除。然而，用化學氧化物移除制程(例如COR及SICONITM制程)以及用蝕刻劑(例 如氫氟酸)移除氧化物，非常具可控制性；而且在隔離溝槽22底部上的初始氧化層厚度 遠超過在垂直側(cè)壁上的初始氧化層厚度。溝槽底部的隔離氧化層的厚度足以用于一個或 多個鰭狀結(jié)構(gòu)間的側(cè)邊隔離。這些控制良好的等向性蝕刻制程造成從塊體硅晶圓邊緣向中心且跨過鰭狀結(jié)構(gòu) 的STI高度(即隔離氧化層厚度)變化，相較于習知的回蝕技術(shù)，約四倍地減少。隔離溝 槽底部的隔離氧化層厚度實質(zhì)上均勻，且在隔離氧化層上的鰭狀結(jié)構(gòu)高度實質(zhì)上均勻， 即，鰭片高度變化率實質(zhì)上減低，如圖5所示。減低塊體鰭狀場效電晶體裝置中的鰭片 高度變化率的能力特別重要，因為鰭狀場效電晶體裝置導通的電流量與與鰭片高度成正 比。在形成上述鰭狀結(jié)構(gòu)間的隔離之后，墊體氧化硅層26、側(cè)壁間隔件28及鰭狀結(jié) 構(gòu)的頂部上的冠狀氧化層可用習知制程(未示)移除，例如在三閘極鰭狀場效電晶體的態(tài) 樣中。此后，可進行習知的制造制程以完成圖1所示的鰭狀場效電晶體裝置。形成閘極 絕緣層18重迭于一個或多個鰭狀場效電晶體12之上，并沉積閘極電極形成材料(例如多 晶硅)于閘極絕緣層上。圖案化閘極電極形成材料以形成如習知技術(shù)的至少一閘極電極 16。閘極電極接著當作離子植入掩模用，而且將導電率決定離子(conductivity determining ion)以植入具有閘極電極的自對準鰭狀結(jié)構(gòu)的曝露部份，以形成源極與汲極區(qū)域(圖1未 示)。熟習該技術(shù)者將理解，離子植入掩模也能包含形成于形成于閘極電極側(cè)邊上的側(cè)壁 間隔件，并且可用數(shù)種離子植入形成源極與汲極電極。雖已揭露塊體硅晶圓上的一個或多個鰭狀結(jié)構(gòu)間的隔離，但本發(fā)明并不限于 此。絕緣層覆硅(SOI)晶圓上的鰭狀結(jié)構(gòu)可用相同方式隔離。雖然未有繪示，隔離溝槽 22可形成SOI晶圓上的一個或多個鰭狀結(jié)構(gòu)之間。綜上所述，須了解的是鰭狀場效電晶體裝置可形成有鰭狀結(jié)構(gòu)間的電性隔 離，可用較少的材料、用較佳的控制及更少的制程步驟加以改善隔離氧化物層厚度的的 均勻度以造成對鰭狀場效電晶體裝置重要的更高的鰭狀高度均勻度。上述詳細說明中已呈現(xiàn)至少一例示性實施例，須了解的是仍存在大量的各種變 化。亦須了解的是，例示性實施例或更多例示性實施例僅為例子，并未意圖以任何方式 限制本發(fā)明的范圍、應用或組構(gòu)。然而，上述詳細說明將提供習知本技術(shù)者指示以實施 本發(fā)明的例示性實施例，須了解的是在不脫離本發(fā)明后續(xù)權(quán)利要求及其法律同位所述的 范圍下可對功能和元件安排上的進行各種變化。
權(quán)利要求
1.一種用來在半導體基板中形成鰭狀場效電晶體裝置的方法，包括下列步驟從該半導體基板形成一個或多個鰭狀結(jié)構(gòu)，該鰭狀結(jié)構(gòu)包含垂直側(cè)壁，形成該一個 或多個鰭狀結(jié)構(gòu)的該步驟在該一個或多個鰭狀結(jié)構(gòu)之間的所曝露的半導體基板上界定隔 離溝槽；在該隔離溝槽的底部中和該一個或多個鰭狀結(jié)構(gòu)的該垂直側(cè)壁上沉積氧化層，該隔 離溝槽的該底部中的該氧化層具有大于該垂直側(cè)壁上的該氧化層的厚度；以及從該垂直側(cè)壁移除該氧化層以及從該隔離溝槽移除至少一部分該氧化層，以在該隔 離溝槽中形成均勻厚的隔離氧化層。
2.如權(quán)利要求1所述的方法，其中，該半導體基板包括塊體硅晶圓。
3.如權(quán)利要求2所述的方法，其中，在該隔離溝槽的該底部中沉積該氧化層的步驟包 括以4 1或更高的比例將較多的氧化物沉積在該一個或多個鰭狀結(jié)構(gòu)之間的所曝露的塊 體硅晶圓的水平表面上，而將較少的氧化物沉積在該鰭狀結(jié)構(gòu)的垂直側(cè)壁上。
4.如權(quán)利要求3所述的方法，其中，沉積該氧化層的步驟包括使用中度至低度濺鍍至 沉積比例的高密度電漿化學氣相沉積制程，以在垂直側(cè)壁和底部覆蓋造成1 5的厚度比 例。
5.如權(quán)利要求1所述的方法，其中，該隔離氧化層在該隔離溝槽的該底部的厚度介于 5 至 15nm0
6.如權(quán)利要求1所述的方法，其中，移除氧化物的步驟包括從該垂直側(cè)壁等向性蝕刻 該氧化層及從該隔離溝槽等向性蝕刻一部分該氧化層。
7.如權(quán)利要求6所述的方法，其中，等向性蝕刻該氧化層的步驟包括使用化學氧化物 移除制程。
8.如權(quán)利要求7所述的方法，其中，使用化學氧化物移除制程的步驟包括使用化學氧 化物移除COR制程、Siconi 化學蝕刻制程和濕蝕刻制程的其中之一。
9.一種用來在一個或多個鰭狀結(jié)構(gòu)之間形成隔離的方法，該一個或多個鰭狀結(jié)構(gòu)是 從塊體硅晶圓所形成，該方法包括下列步驟提供塊體硅晶圓，該塊體硅晶圓具有一個或多個從該塊體硅晶圓所形成的鰭狀結(jié) 構(gòu)，該一個或多個鰭狀結(jié)構(gòu)之間有隔離溝槽，并且，各該鰭狀結(jié)構(gòu)具有垂直側(cè)壁；使用高密度電漿化學氣相沉積制程，在該塊體硅晶圓的各該隔離溝槽的底部中及該 一個或多個鰭狀結(jié)構(gòu)的該垂直側(cè)壁上沉積氧化層；以及從該垂直側(cè)壁等向性蝕刻該氧化層以及等向性蝕刻各該隔離溝槽中至少一部分該氧 化層，以在該隔離溝槽的該底部中形成具有均勻厚度的隔離氧化層，該隔離氧化層在該 鰭狀結(jié)構(gòu)之間形成隔離，并降低該鰭狀結(jié)構(gòu)在該隔離氧化層上方的高度的變化率。
10.如權(quán)利要求9所述的方法，其中，沉積該氧化層的步驟包括以4 1或更高的比 例在所曝露的塊體硅晶圓的水平表面沉積較多的氧化物，而在該鰭狀結(jié)構(gòu)的該垂直側(cè)壁 上沉積較少的氧化物。
11.如權(quán)利要求9所述的方法，其中，該隔離氧化層的厚度介于5至15nm。
12.如權(quán)利要求9所述的方法，其中，等向性蝕刻該氧化層的步驟包括使用化學氧化 物移除制程。
13.如權(quán)利要求12所述的方法，其中，使用化學氧化物移除制程的步驟包括使用化學氧化物移除COR制程、Siconi 氣相蝕刻制程和濕蝕刻制程的其中之一。
14. 一種具有淺溝槽隔離的塊體鰭狀場效電晶體裝置，該淺溝槽隔離是在一個或多個 鰭狀結(jié)構(gòu)之間，該裝置包括塊體硅晶圓，具有一個或多個鰭狀結(jié)構(gòu)，各該一個或多個鰭狀結(jié)構(gòu)包含垂直側(cè)壁； 溝槽，位于各該一個或多個鰭狀結(jié)構(gòu)之間的該塊體硅晶圓上；以及 該溝槽的底部中的均勻厚的高密度電漿HDP氧化層，該高密度電漿氧化層形成淺溝 槽隔離并且界定具有均勻高度的鰭狀結(jié)構(gòu)。
全文摘要
一種半導體結(jié)構(gòu)和用來于從塊體硅晶圓所形成的鰭狀結(jié)構(gòu)之間形成隔離的方法。塊體硅晶圓具有一個或多個從該塊體硅晶圓所形成的鰭狀結(jié)構(gòu)。該鰭狀結(jié)構(gòu)的形成在該一個或多個鰭狀結(jié)構(gòu)之間界定隔離溝槽。各該鰭狀結(jié)構(gòu)具有垂直側(cè)壁。使用HPDCVD將4∶1或更高比例的氧化層沉積在該隔離溝槽中和該垂直側(cè)壁上，該氧化層被等向性蝕刻，以從該垂直側(cè)壁移除該氧化層以及從該隔離溝槽的底部移除該氧化層的一部分。實質(zhì)均勻厚的隔離氧化層是形成在該隔離溝槽的該底部，以隔離該一個或多個鰭狀結(jié)構(gòu)，并實質(zhì)降低鰭片高度變化率。
文檔編號H01L21/762GK102024743SQ201010288319
公開日2011年4月20日 申請日期2010年9月19日 優(yōu)先權(quán)日2009年9月18日
發(fā)明者A·諾爾, F·S·約翰松 申請人:格羅方德半導體公司