專(zhuān)利名稱(chēng)：防止接觸孔金屬伸入柵極的集成電路結(jié)構(gòu)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種金屬突出物，特別涉及一種伸入取代柵極的接觸孔金屬。
背景技術(shù)：
集成電路(IC)工業(yè)已歷經(jīng)快速的成長(zhǎng)。集成電路(IC)材料和設(shè)計(jì)的技術(shù)發(fā)展已使每一個(gè)集成電路世代的電路較前一個(gè)世代小且更復(fù)雜。然而，這些發(fā)展會(huì)增加集成電路工藝和制造方法的復(fù)雜度，且為了實(shí)現(xiàn)這些技術(shù)發(fā)展，需要發(fā)展較簡(jiǎn)單的集成電路工藝和制造方法。在集成電路發(fā)展的過(guò)程中，當(dāng)幾何尺寸(意即可利用一工藝制造的最小元件(或線寬))縮小時(shí)，通常會(huì)增加功能密度(functional density)(意即每個(gè)芯片面積的相互連接元件的數(shù)量)。這種尺寸微縮的工藝通常具有增加工藝效率和降低成本的優(yōu)點(diǎn)。這種尺寸微縮的工藝會(huì)使例如互補(bǔ)式金屬氧化物半導(dǎo)體晶體管(以下簡(jiǎn)稱(chēng)CMOS)的低消耗功率元件消耗較高的功率。典型地，CMOS元件具有柵極氧化層和多晶硅柵極。在特征尺寸持續(xù)微縮的同時(shí)，為了改善元件性能，會(huì)想要以高介電常數(shù)(high-k)柵極介電層和金屬柵極取代柵極氧化層和多晶硅柵極。然而，當(dāng)要將高介電常數(shù)(high-k)柵極介電層/金屬柵極與CMOS工藝整合時(shí)，會(huì)產(chǎn)生許多問(wèn)題。因此，在此技術(shù)領(lǐng)域中，有需要一種防止接觸孔金屬伸入柵極的集成電路結(jié)構(gòu)及其方法，以克服公知技術(shù)的缺點(diǎn)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明實(shí)施例提供防止接觸孔金屬伸入柵極的集成電路結(jié)構(gòu)及其方法。本發(fā)明一實(shí)施例提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響上述些柵極元件功函數(shù)的方法。上述方法包括準(zhǔn)備一光掩模，其用以暴露出P型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)中的一虛設(shè)多晶硅，其中上述光掩模同時(shí)用以暴露出局部?jī)?nèi)連線區(qū)域的上述虛設(shè)多晶硅，上述些局部?jī)?nèi)連線區(qū)域的上述虛設(shè)多晶硅位于接觸孔插塞下且相鄰于連接至上述些局部?jī)?nèi)連線區(qū)域的N型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)。上述方法又包括加工一基板，以定義出上述些P型場(chǎng)效應(yīng)晶體管和上述些N型場(chǎng)效應(yīng)晶體管的元件區(qū)域和結(jié)構(gòu)，其中上述些P型場(chǎng)效應(yīng)晶體管和上述些N型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)和上述些局部?jī)?nèi)連線利用一虛設(shè)多晶硅層沉積而成。上述方法又包括圖案化上述基板，以暴露出位于上述些P型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)中和上述些局部?jī)?nèi)連線區(qū)域中的上述虛設(shè)多晶硅，且移除從上述些P型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)中和上述些局部?jī)?nèi)連線區(qū)域中暴露出的上述虛設(shè)多晶硅。另外，上述方法包括于上述基板上沉積具有開(kāi)口的一 P型功函數(shù)層，上述些開(kāi)口利用移除從上述些P型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)中和上述些局部?jī)?nèi)連線區(qū)域中暴露出的上述虛設(shè)多晶硅形成，其中上述P型功函數(shù)層覆蓋上述些開(kāi)口的側(cè)壁，且防止上述接觸孔金屬伸入連接至上述些內(nèi)連線結(jié)構(gòu)區(qū)域的上述些N型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)以影響其功函數(shù)。
本發(fā)明的另一實(shí)施例提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響上述些柵極元件功函數(shù)的方法。上述方法包括準(zhǔn)備一光掩模，其用以暴露出N型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)中的一虛設(shè)多晶硅，其中上述光掩模同時(shí)用以暴露出局部?jī)?nèi)連線區(qū)域的上述虛設(shè)多晶硅，上述些局部?jī)?nèi)連線區(qū)域的上述虛設(shè)多晶硅位于接觸孔插塞下方且相鄰于連接至上述些局部?jī)?nèi)連線區(qū)域的P型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)。上述方法又包括加工一基板， 以定義出上述些P型場(chǎng)效應(yīng)晶體管和上述些N型場(chǎng)效應(yīng)晶體管的元件區(qū)域和結(jié)構(gòu)，其中上述些P型場(chǎng)效應(yīng)晶體管和上述些N型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)和上述局部?jī)?nèi)連線利用一虛設(shè)多晶硅層沉積而成。上述方法又包括圖案化上述基板，以暴露出位于上述些N型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)中和上述些局部?jī)?nèi)連線區(qū)域中的上述虛設(shè)多晶硅，且移除從上述些N型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)中和上述些局部?jī)?nèi)連線區(qū)域中暴露出的上述虛設(shè)多晶硅。另外，于上述基板上沉積具有開(kāi)口的一 N型功函數(shù)層，上述些開(kāi)口利用移除從上述些N型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)中和上述些局部?jī)?nèi)連線區(qū)域中暴露出的上述虛設(shè)多晶硅形成，其中上述N型功函數(shù)層覆蓋上述些開(kāi)口的側(cè)壁，且防止上述接觸孔金屬伸入連接至上述些內(nèi)連線結(jié)構(gòu)區(qū)域的上述些P型場(chǎng)效應(yīng)晶體管的上述些柵極結(jié)構(gòu)以影響其功函數(shù)。本發(fā)明的又一實(shí)施例提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響上述些柵極元件功函數(shù)的集成電路結(jié)構(gòu)。上述集成電路包括一柵極結(jié)構(gòu)，其具有包括一柵極金屬層的一柵極堆疊結(jié)構(gòu)，其中上述柵極結(jié)構(gòu)使用一虛設(shè)多晶硅且利用一取代柵極工藝形成。上述集成電路又包括以一接觸孔金屬材料填充的一接觸孔插塞，其中上述接觸孔插塞利用化學(xué)氣相沉積法沉積而成，且其中上述接觸孔插塞沉積于上述柵極堆疊結(jié)構(gòu)的上述柵極金屬層上，且上述接觸孔插塞相鄰于上述柵極結(jié)構(gòu)，且其中位于上述接觸孔插塞下方的上述柵極金屬層被一功函數(shù)層環(huán)繞以防止上述接觸孔金屬伸入上述柵極堆疊結(jié)構(gòu)。本發(fā)明的又另一實(shí)施例提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響上述些柵極元件功函數(shù)的集成電路結(jié)構(gòu)。上述集成電路包括包括一N型場(chǎng)效應(yīng)晶體管柵極結(jié)構(gòu)，其具有包括一柵極金屬層的一柵極堆疊結(jié)構(gòu)，其中上述N型場(chǎng)效應(yīng)晶體管柵極結(jié)構(gòu)使用一虛設(shè)多晶硅且利用一取代柵極工藝形成。上述集成電路又包括以一接觸孔金屬材料填充的一接觸孔插塞，其中上述接觸孔插塞利用化學(xué)氣相沉積法沉積而成，且其中上述接觸孔插塞沉積于上述柵極堆疊結(jié)構(gòu)的上述柵極金屬層上，且上述接觸孔插塞相鄰于上述N 型場(chǎng)效應(yīng)晶體管柵極結(jié)構(gòu)，且其中位于上述接觸孔插塞下方的上述柵極金屬層被一 P型功函數(shù)層環(huán)繞以防止上述接觸孔金屬伸入上述柵極堆疊結(jié)構(gòu)，其中上述柵極金屬層為一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一字線。本發(fā)明的方法和結(jié)構(gòu)可增加元件合格率和性能。


圖IA為本發(fā)明一實(shí)施例的部分靜態(tài)隨機(jī)存取存儲(chǔ)器單元的俯視圖。圖IB為沿圖IA的A-A切線的剖面圖。圖IC為沿圖IA的B-B切線的剖面圖。圖ID為圖IC的接近接觸孔插塞的部分俯視圖。圖2A為圖IC的俯視圖，其中接觸孔插塞被P型功函數(shù)層環(huán)繞。
圖2B為沿圖2A的C-C切線的剖面圖。圖2C為沿圖2A的D-D切線的剖面圖。圖3為本發(fā)明另一實(shí)施例的部分靜態(tài)隨機(jī)存取存儲(chǔ)器單元的俯視圖。圖4A為本發(fā)明一實(shí)施例的半導(dǎo)體元件區(qū)的剖面圖。圖4B為本發(fā)明一實(shí)施例的用以保護(hù)N型場(chǎng)效應(yīng)晶體管柵極結(jié)構(gòu)的圖案化光致抗蝕劑層。圖4C為本發(fā)明一實(shí)施例的形成P型功函數(shù)層以部分填入P型場(chǎng)效應(yīng)晶體管柵極結(jié)構(gòu)的開(kāi)口中。圖4D為本發(fā)明一實(shí)施例的于P型場(chǎng)效應(yīng)晶體管元件的開(kāi)口中形成一空隙，且可能會(huì)或可能不會(huì)于N型場(chǎng)效應(yīng)晶體管元件的開(kāi)口中形成一空隙。圖4E為本發(fā)明一實(shí)施例的于半導(dǎo)體元件區(qū)上形成接觸孔插塞。圖5A為本發(fā)明一實(shí)施例的接觸孔插塞俯視圖，上述接觸孔插塞位于柵極金屬線上，其用做局部?jī)?nèi)連線且其相鄰于柵極結(jié)構(gòu)。圖5B顯示移除本發(fā)明一實(shí)施例的環(huán)繞接觸孔插塞的虛設(shè)多晶硅以形成開(kāi)口，且利用具有良好側(cè)壁覆蓋能力的一功函數(shù)層做為上述開(kāi)口的襯墊層。圖6為本發(fā)明一實(shí)施例的防止接觸孔金屬橫向突出物伸入相鄰金屬柵極的流程圖。其中，附圖標(biāo)記說(shuō)明如下100、100， 靜態(tài)隨機(jī)存取存儲(chǔ)器單元；101 下拉柵極；102 通過(guò)柵極；101，、102， N 型晶體管；101s、102s、501s 源極區(qū)；101D、102D、501D 漏極區(qū)；103s, 104sU03d, 104d 接觸孔插塞；105、105， 字線；106、106，、506 接觸孔插塞；110 柵極堆疊結(jié)構(gòu)；120 界面層；123、124 薄膜；125 側(cè)壁；126、126， N型功函數(shù)層；127 P型功函數(shù)層；128 長(zhǎng)方形邊界；130,130^31(^310/,310^310^,434 開(kāi)口 ；131 上邊界；132 下邊界；135 柵極金屬層；!^,!^',145^145^150,540,540' 空隙；
141 粘著層；
142 接觸孔金屬層；
145 區(qū)域；
150 半導(dǎo)體基板；
204 P阱；
206 N阱；
212、214 有源區(qū)；
218 虛設(shè)多晶硅層；
230 層間介電層；
320、320， 網(wǎng)點(diǎn)區(qū)；
400 半導(dǎo)體元件區(qū)；
420n、420p、501 柵極結(jié)構(gòu)
426 柵極間隙壁；
432 圖案化光致抗蝕劑層
434 溝槽；
505 柵極金屬線；
527 功函數(shù)層；L 長(zhǎng)度；D、W、T 寬度；H 高度；VS、M、N 區(qū)域；600 工藝；601、602、603、605、607、608、609、610、611、612 步驟。
具體實(shí)施例方式以下以各實(shí)施例詳細(xì)說(shuō)明并伴隨著

的范例，做為本發(fā)明的參考依據(jù)。在附圖或說(shuō)明書(shū)描述中，相似或相同的部分皆使用相同的圖號(hào)。且在附圖中，實(shí)施例的形狀或是厚度可擴(kuò)大，并以簡(jiǎn)化或是方便標(biāo)示。再者，附圖中各元件的部分將以分別描述說(shuō)明之， 值得注意的是，圖中未繪示或描述的元件，為本領(lǐng)域技術(shù)人員所知的形式，另外，特定的實(shí)施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。圖IA為本發(fā)明一實(shí)施例的部分靜態(tài)隨機(jī)存取存儲(chǔ)器(以下簡(jiǎn)稱(chēng)SRAM)單元100 的布局俯視圖。SRAM單元100包括一下拉柵極(pulldown gate) 101和一通過(guò)柵極(pass gate) 102。在本實(shí)施例中，下拉柵極(pulldown gate) 101和通過(guò)柵極(pass gate) 102皆為N型場(chǎng)效應(yīng)晶體管(以下簡(jiǎn)稱(chēng)nFET)。在下拉柵極101和通過(guò)柵極102的一側(cè)有源極區(qū) IOls和10 ，且在下拉柵極101和通過(guò)柵極102的另一側(cè)漏極區(qū)IOId和10 。每一個(gè)源極區(qū)上有接觸孔插塞10 和104s，且每一個(gè)漏極區(qū)上有接觸孔插塞10 和104d。在布局中， 接觸孔插塞10;3S、104S、10;3D和川知繪制為正方形。在曝光和圖案化基板之后，接觸孔插塞 103sU04sU03d和104D繪制為圓形。圖IA也顯示一水平字線105，其可提供存取SRAM單元。在形成例如下拉柵極101和通過(guò)柵極102的柵極結(jié)構(gòu)工藝期間，首先沉積一虛設(shè)多晶硅層形成字線105，在后續(xù)基板工藝中，上述虛設(shè)多晶硅層可被其他材料取代，例如鋁(Al)柵極金屬和N型功函數(shù)材料。 下拉柵極101和通過(guò)柵極102兩者皆為字線105的一部分。下拉柵極101和通過(guò)柵極102 之間的部分字線105做為下拉柵極101和通過(guò)柵極102之間的局部?jī)?nèi)連線。一接觸孔插塞 106位于部分字線105的上方，且介于下拉柵極101和通過(guò)柵極102之間。圖IB為沿圖IA的A-A切線的剖面圖。圖IA的A-A切線沿著接觸孔插塞106中心位置切割。圖IB顯示字線105的柵極堆疊結(jié)構(gòu)110和接觸孔插塞106。柵極堆疊結(jié)構(gòu)110 包括一界面層120。界面層120可包括例如二氧化硅(SiO2)的一介電子層、一高介電常數(shù) (high-k)介電子層或一阻擋子層。界面層120可選擇性包括HfSiO或SiON。上述二氧化硅介電子層沉積于基板150的表面(硅表面)上。上述高介電常數(shù)(high-k)介電子層沉積于二氧化硅介電子層的上方，且上述阻擋子層沉積于高介電常數(shù)(high-k)介電子層的上方。高介電常數(shù)(high-k)介電子層可包括例如HfOx的二元或三元高介電常數(shù)(high-k) 材料薄膜。在其他實(shí)施例中，上述高介電常數(shù)(high-k)介電子層可選擇性包括例如LaO、 A10、ZrO, TiO、Ta2O5, Y2O3> SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO, HfZrO, HfLaO, HfSiO、LaSiO、 AlSi0、HfTa0、HfTi0、(Ba，Sr) TiO3 (BST)、A1203、Si3N4、氮氧化硅或其他適當(dāng)材料的其他高介電常數(shù)介電材料。上述阻擋子層可包括例如TiN或TaN的金屬層。在其他實(shí)施例中，阻擋子層可選擇性包括Si3N4。柵極堆疊結(jié)構(gòu)110也可包括一 N型功函數(shù)層126。在一實(shí)施例中，N型功函數(shù)層 126的厚度可介于10人至1OOA之間。N型功函數(shù)層1 可包括一 TiAl層?？衫迷訉映练e(ALD)法、物理氣相沉積(PVD)法、化學(xué)氣相沉積(CVD)法或其他適合的方式形成N型功函數(shù)層126。在其他實(shí)施例中，N型功函數(shù)層126可選擇性包括例如Ti、Ag、Al、TiAlN, TaC, TaCN, Mn或rLx的其他適當(dāng)金屬材料。另外，N型功函數(shù)層1 也可包括一多層結(jié)構(gòu)。 其他實(shí)施例的N型功函數(shù)層1 可包括例如La、Zr、Hf、V、Nb、Ta、Ti或碳化金屬的其他材料，但不限于上述材料。在一些實(shí)施例中，功函數(shù)材料可包括摻質(zhì)。在一些實(shí)施例中，用以改變N型功函數(shù)的摻質(zhì)可由鑭系元素形成。在一實(shí)施例中，N型功函數(shù)層1 可僅覆蓋界面層120的表面。在另一實(shí)施例中， N型功函數(shù)層1 也可覆蓋開(kāi)口 130的側(cè)壁，上述開(kāi)口 130被一對(duì)側(cè)壁125包圍(請(qǐng)看N型功函數(shù)層126’覆蓋的側(cè)壁)。剩余的開(kāi)口 130被例如鋁的一柵極金屬層135填滿，且柵極金屬層135具有一空隙(void) 140。因?yàn)樵陂_(kāi)口 130中的柵極金屬層135的缺口覆蓋能力 (gapfill)不佳，所以會(huì)形成空隙140。柵極堆疊結(jié)構(gòu)110的減少的柵極寬度D及增加的高度寬度比(aspectratio) (H/D)，其中H為柵極堆疊結(jié)構(gòu)110的高度，會(huì)使開(kāi)口 130中的柵極金屬層135的缺口覆蓋能力更加困難。使得空隙140變成至少一部分被用以填充接觸孔插塞106的接觸孔金屬層填充。在一實(shí)施例中，填充接觸孔插塞106的接觸孔金屬層可為利用化學(xué)氣相沉積(CVD)法沉積的鎢。然而，也可使用其他類(lèi)型的金屬填充接觸孔插塞。在本實(shí)施例中，使用鎢做為填充接觸孔插塞106的金屬。在沉積鎢的期間，利用化學(xué)氣相沉積法沉積的鎢會(huì)伸入空隙140。接觸孔插塞106可利用于一粘著層141做為襯墊層。在一實(shí)施例中，可利用物理氣相沉積(PVD)法、化學(xué)氣相沉積(CVD)法或原子層沉積 (ALD)法來(lái)沉積粘著層141。在圖IB中，可由一或多個(gè)介電材料形成薄膜123和124，其中薄膜123的上、下邊界分別由元件符號(hào)131、132表示。
圖IC為沿圖IA的B-B切線的剖面圖。圖IA的B-B切線沿著接觸孔插塞106中心位置且沿字線150切割，并垂直于A-A切線。圖IC顯示空隙140沿字線150的全長(zhǎng)延伸，且顯示于區(qū)域Vs中。在利用化學(xué)氣相沉積法沉積鎢的期間，鎢會(huì)伸入空隙140的位于接觸孔插塞106下方的區(qū)域145，且至少一部分的鎢會(huì)填充區(qū)域145。在圖IC中，區(qū)域145 延伸進(jìn)入至少一部分的下拉柵極101和通過(guò)柵極102，且在一些實(shí)施例中，區(qū)域145可延伸進(jìn)入下拉柵極101和通過(guò)柵極102的全部剖面中(區(qū)域M和N)。于空隙140中沉積鎢可改變下拉柵極101和通過(guò)柵極102 WnFET的功函數(shù)，且會(huì)因?yàn)橥ㄟ^(guò)柵極元件的高起始電壓 (Vt)而導(dǎo)致SRAM的Vcc最小值(Vcc mim)增加。Vcc最小值和起始電壓(Vt)的增加會(huì)影響SRAM的性能。在一些實(shí)施例中，功函數(shù)增加的大小約為IOOmV至300mV之間。功函數(shù)的增加也會(huì)降低通過(guò)柵極元件的導(dǎo)通電流(Ion)。另外，功函數(shù)的增加也會(huì)導(dǎo)致元件之間的不匹配(mismatch)。因此，防止上述接觸孔金屬的突出甚為重要。圖ID為圖IC的接近接觸孔插塞106部分的俯視圖(為了方便說(shuō)明起見(jiàn)，薄膜IM 不做顯示)。圖ID顯示沉積于柵極堆疊結(jié)構(gòu)110側(cè)壁上的選擇性的一 N型功函數(shù)層(側(cè)壁覆蓋層)。N型功函數(shù)層126’被稱(chēng)為可選擇的元件是因?yàn)镹型功函數(shù)晶體管1 可以如圖IB所示只覆蓋底部。圖ID顯示一虛線區(qū)域145，其橫向的至少一部分形成以鎢沉積的空隙140。圖2A為與圖ID相同區(qū)域的俯視圖，其中在接觸孔插塞106的下方且環(huán)繞接觸孔插塞106的柵極金屬層135被P型功函數(shù)層127包圍(為了方便說(shuō)明起見(jiàn)，薄膜IM不做顯示)。在一實(shí)施例中，P型功函數(shù)層127為T(mén)iN層，其厚度可介于10人至200A之間。可利用原子層沉積(ALD)法、物理氣相沉積(PVD)法、化學(xué)氣相沉積(CVD)法或其他適合的方式形成P型功函數(shù)層127。P型功函數(shù)層127應(yīng)在長(zhǎng)方形邊界128的側(cè)壁上提供足夠的覆蓋能力以阻止于柵極金屬層135中形成例如空隙140的細(xì)長(zhǎng)空隙。利用化學(xué)氣相沉積(CVD) 法沉積鎢形成的接觸孔插塞106會(huì)被柵極金屬層135和環(huán)繞接觸孔插塞106的P型功函數(shù)層127阻擋。原子層沉積(ALD)法具有良好的階梯覆蓋能力(st印coverage)且可視為沉積P 型功函數(shù)層127的適合工藝。在一實(shí)施例中，在開(kāi)口側(cè)壁上的P型功函數(shù)層127的最小值可約為10人。在其他實(shí)施例中，P型功函數(shù)層127可選擇性包括例如WN、TaN或Ru的適當(dāng)形成于pFET中的其他適當(dāng)材料。另外，P型功函數(shù)層127也可包括例如TiN/WN的多層結(jié)構(gòu)。 在一些實(shí)施例中，P型功函數(shù)材料可包括但不限于Re、Fe、Co、Rh, Ir、Ni、Pd或Pt。另外， Pd可用做為P型功函數(shù)層中的摻質(zhì)。如上所述，環(huán)繞接觸孔插塞106的P型功函數(shù)層127可防止形成例如空隙140的橫向細(xì)長(zhǎng)空隙，且防止化學(xué)氣相沉積(CVD)法沉積的鎢突出于P型功函數(shù)層127的長(zhǎng)方形邊界1 之外。圖2B為沿圖2A的C-C切線的剖面圖。除了的N型功函數(shù)層126(和選擇性的N型功函數(shù)層126’ )被P型功函數(shù)層127取代之外，圖2B顯示與圖IB非常類(lèi)似的剖面圖，其中P型功函數(shù)層127覆蓋開(kāi)口 130’的側(cè)壁和界面層120。利用例如鋁的柵極金屬層135填充的開(kāi)口 130’的剩余部分，且上述柵極金屬層135具有空隙140’。因?yàn)闁艠O金屬層135不佳的空隙覆蓋能力和開(kāi)口 130’的高深寬比(P型功函數(shù)層127的限制)，會(huì)導(dǎo)致空隙140’的形成。類(lèi)似于圖IB的空隙140，至少一部分的空隙140’被用以填充接觸孔插塞 106的例如鎢的金屬層填充。
P型功函數(shù)層127應(yīng)提供良好的側(cè)壁覆蓋能力，以確保接觸孔金屬(例如鎢)不會(huì)突出穿過(guò)未保護(hù)的側(cè)壁到鄰近nFET柵極層。在一實(shí)施例中，可利用原子層沉積(ALD)法沉積P型功函數(shù)層127，上述原子層沉積(ALD)法用以提供良好的階梯覆蓋能力。在一實(shí)施例中，可以約10人的最小厚度沉積P型功函數(shù)層127，以覆蓋開(kāi)口 130’的側(cè)壁和底面。上述最小厚度確保足以覆蓋側(cè)壁以防止接觸孔金屬不會(huì)突出進(jìn)入至鄰近的柵極疊層結(jié)構(gòu)中以影響鄰近元件的功函數(shù)。在一些實(shí)施例中，P型功函數(shù)層127的厚度(在基板的頂面量測(cè)) 可介于約10人至200人之間。圖2C為沿圖2A的D-D切線的剖面圖。對(duì)照于圖1C，空隙140’被包含于在接觸孔插塞106下方的一區(qū)域中，且被柵極金屬層135和P型功函數(shù)層127環(huán)繞。至少一部分的空隙140’被鎢填充。即使空隙140’非常大，空隙140’和在空隙140’內(nèi)部的鎢仍然被柵極金屬層135和P型功函數(shù)層127環(huán)繞而不會(huì)橫向沿著字線105突出。邊界1 定義的區(qū)域的右邊，可能會(huì)有因?yàn)闁艠O金屬層135不佳的空隙覆蓋能力而形成的一空隙14\。類(lèi)似地，邊界1 定義的區(qū)域的左邊，可能會(huì)有因?yàn)闁艠O金屬層135不佳的空隙覆蓋能力而形成的一空隙14\。然而，由于邊界1 會(huì)限制鎢的突出，所以空隙14 和14 仍然會(huì)是空隙且不會(huì)被鎢沉積。圖3為本發(fā)明另一實(shí)施例的部分靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元100’的俯視圖。 SRAM單元100，非常類(lèi)似于圖IA的SRAM單元100，且包括額外的一字線105，。字線105， 具有兩個(gè)N型晶體管(nFET) 101，和102，以及接觸孔插塞106，。如上所述，下拉柵極101 和通過(guò)柵極102也為nFET。在一實(shí)施例中，一光掩模(圖未顯示)的一開(kāi)口 310工用以暴露位于字線下方且環(huán)繞接觸孔插塞106的一網(wǎng)點(diǎn)區(qū)320，且一光掩模(圖未顯示)的一開(kāi)口 310/用以暴露位于字線下方且環(huán)繞接觸孔插塞106’的一網(wǎng)點(diǎn)區(qū)320’。開(kāi)口 31(^*310/ 為長(zhǎng)方形。如圖3所示，開(kāi)口 310工的長(zhǎng)度顯示為L(zhǎng)且寬度顯示為W。在一實(shí)施例中，接觸孔插塞106的長(zhǎng)度L可大于接觸孔插塞106的寬度W。接觸孔插塞106的長(zhǎng)度L可大于或等于字線105的寬度T。在一實(shí)施例中，接觸孔插塞106的寬度W也可大于接觸孔插塞106的最大尺寸(或?qū)挾?。如圖2A至圖2C所示，開(kāi)口 310工需要夠大以包圍接觸孔插塞106的開(kāi)口下方的全部區(qū)域，以允許接觸孔插塞106位于被P型功函數(shù)層127環(huán)繞的柵極金屬層 135上。開(kāi)口 310/的設(shè)計(jì)方向遵照類(lèi)似于開(kāi)口 310It)包括開(kāi)口 31(^*310/的光掩模用以移除開(kāi)口中的虛設(shè)多晶硅，以允許沉積例如P型功函數(shù)層127的上述P型功函數(shù)層。在其他的實(shí)施例中，開(kāi)口 31(^*310/可大于最小所需面積，且開(kāi)口 31(^*310/ 可結(jié)合形成一較大的開(kāi)口，例如開(kāi)口 310 或開(kāi)口 310ΠΙ。開(kāi)口 310π暴露位于接觸孔插塞 106和106’下方的虛設(shè)多晶硅。在另一實(shí)施例中，可使用開(kāi)口 310ΠΙ。如上所述，開(kāi)口 310ΠΙ 包圍接觸孔插塞106的開(kāi)口下方的區(qū)域，且包圍多個(gè)類(lèi)似于接觸孔插塞106的接觸孔插塞 (多于接觸孔插塞106和106，)。圖4Α為本發(fā)明一實(shí)施例的半導(dǎo)體元件區(qū)400的剖面圖。在圖4Α中，半導(dǎo)體元件區(qū) 400可包括例如硅基板的一半導(dǎo)體基板150。半導(dǎo)體基板150可更包括例如P阱204和N阱 206的摻雜區(qū)。半導(dǎo)體元件區(qū)400可更包括用以隔絕基板的有源區(qū)212和214的隔絕結(jié)構(gòu) (圖未顯示)。有源區(qū)212可用以構(gòu)成一 N型金屬氧化物半導(dǎo)體晶體管(NMOS)(即nFET)， 且有源區(qū)214可用以構(gòu)成一 P型金屬氧化物半導(dǎo)體晶體管(PMOS)(即pFET)。半導(dǎo)體元件區(qū)400可包括位于nFET的有源區(qū)212元件側(cè)中的一柵極結(jié)構(gòu)420η和位于pFET的有源區(qū)214元件側(cè)中的一柵極結(jié)構(gòu)420p。柵極結(jié)構(gòu)420η和420ρ可分別包括形成于基板150上方的一界面層120。如上所述，界面層120可包括一介電子層，例如二氧化硅(SiO2)或高介電常數(shù)(high-k)介電子層或阻擋子層。介電子層可選擇性包括HfSiO或 SiON。高介電常數(shù)(high-k)介電子層可包括例如HfOx的二元或三元高介電常數(shù)(high-k) 材料薄膜。在其他實(shí)施例中，上述界面層120可選擇性包括其他高介電常數(shù)介電材料。上述阻擋子層可包括例如TiN或TaN的金屬層。在其他實(shí)施例中，上述阻擋子層可選擇性包括Si3N4。上述阻擋子層可做為介于上述高介電常數(shù)(high-k)介電子層和后續(xù)工藝形成的虛設(shè)多晶硅柵極結(jié)構(gòu)之間的阻擋。在后續(xù)工藝期間，上述阻擋子層可幫助降低或消除多晶硅和高介電常數(shù)(high-k)介電子層之間的費(fèi)米能級(jí)釘札O^ermi level pinning)的風(fēng)險(xiǎn)。 另外，在后述的移除虛設(shè)多晶硅柵極工藝期間，上述阻擋子層可做為一蝕刻停止層和保護(hù)層。應(yīng)該注意的是，也可利用柵極后置工藝(gate last process)形成界面層120。半導(dǎo)體元件區(qū)400可更包括利用一適當(dāng)工藝于界面層120上方形成的一虛設(shè)多晶硅層218。圖4A可更包括不同的元件，例如輕摻雜源/漏極(LDD)區(qū)(η型或ρ型LDD區(qū))、側(cè)壁或柵極間隙壁426、源/漏極(S/D)區(qū)(η型或ρ型S/D區(qū))、硅化物、接觸停止層(CESL)、 層間介電層(ILD) 230和淺溝槽隔絕物(STI)。層間介電層(ILD) 230分別填入鄰近于nFET 有源區(qū)212和pFET的有源區(qū)214的柵極結(jié)構(gòu)420η和420ρ的空隙中。圖4Β為本發(fā)明一實(shí)施例的用以保護(hù)柵極結(jié)構(gòu)420η的圖案化光致抗蝕劑層432。用以形成圖案化光致抗蝕劑層432圖案的光掩模為具有如圖3所示的開(kāi)口 SlO1(或310 、310ΙΠ)的光掩模。圖3所示的長(zhǎng)度L顯示于圖4Β中?？衫酶晌g刻工藝、濕蝕刻工藝或干、濕蝕刻的組合工藝移除在 PFET的有源區(qū)214的柵極結(jié)構(gòu)420ρ中的虛設(shè)多晶硅層(柵極)218。移除虛設(shè)多晶硅層 (柵極)218以于pFET的有源區(qū)214元件側(cè)的柵極結(jié)構(gòu)420p中形成一溝槽434?？衫霉庵驴刮g劑灰化(ashing)、光致抗蝕劑剝除(stripping)或其他適當(dāng)?shù)墓に囈瞥龍D案化光致抗蝕劑層432。圖4C為本發(fā)明一實(shí)施例的填入P型場(chǎng)效應(yīng)晶體管柵極結(jié)構(gòu)420p的部分溝槽434 中的P型功函數(shù)層127。上述P型功函數(shù)層127為一 TiN層，其厚度可介于約10人至100人之間?？衫迷訉映练e(ALD)法、物理氣相沉積(PVD)法、化學(xué)氣相沉積(CVD)法或其他適合的方式形成P型功函數(shù)層127。如上所述，原子層沉積(ALD)法具有良好的階梯覆蓋能力且可做為沉積P型功函數(shù)層127的良好工藝。在其他實(shí)施例中，P型功函數(shù)層127可選擇性包括例如WN、TaN或Ru的適當(dāng)形成于pFET的有源區(qū)214中的其他適當(dāng)材料。另外，P 型功函數(shù)層127也可包括例如TiN/WN的多層金屬層。在沉積P型功函數(shù)層127之后，可進(jìn)行額外適當(dāng)工藝以于nFET的有源區(qū)212中沉積N型功函數(shù)層1 (有或沒(méi)有N型功函數(shù)層 126')。分別沉積N型功函數(shù)層126(有或沒(méi)有N型功函數(shù)層126’ )和P型功函數(shù)層127 之后，再沉積柵極金屬層135。如上所述，在一實(shí)施例中，柵極金屬材料例如可為鋁。在圖4D 中，在一實(shí)施例中，在開(kāi)口 434中會(huì)形成一空隙140，，但在從nFET的柵極結(jié)構(gòu)中移除虛設(shè)多晶硅形成的開(kāi)口中可能會(huì)或可能不會(huì)形成空隙150。如果N型功函數(shù)層1 覆蓋開(kāi)口妨4 的側(cè)壁(圖4D的N型功函數(shù)層126’)，由于上述開(kāi)口的高深寬比，很可能會(huì)形成空隙150。 如果N型功函數(shù)層1 僅覆蓋開(kāi)口妨4的底面，較不可能形成空隙150或可能會(huì)形成較小的空隙150。圖4E為本發(fā)明一實(shí)施例的形成于半導(dǎo)體元件區(qū)400上的接觸孔插塞。圖4E
11顯示移除柵極結(jié)構(gòu)420η和420p上方的柵極金屬層135。沉積另一層間介電層(層)1 且蝕刻層間介電層(層)1 以形成接觸孔開(kāi)口，可利用一粘著層141和一接觸孔金屬層142 填充上述接觸孔開(kāi)口。接著，移除位于例如接觸孔插塞106的接觸孔插塞上方的接觸孔金屬。在例如鎢的接觸孔金屬沉積期間，接觸孔金屬會(huì)伸入在接觸孔插塞106下方的例如空隙140’的空隙中。不同的是，由于空隙150并未位于或接近接觸孔插塞，所以接觸孔金屬不會(huì)填入空隙150中。由于P型功函數(shù)層127和柵極金屬層135環(huán)繞空隙140’，所以，如上所述，空隙140’中的鎢不會(huì)橫向伸入鄰近nFET元件的柵極疊層結(jié)構(gòu)(或柵極金屬)中。圖4A至圖4E依序所示的工藝指出會(huì)先移除pFET元件的虛設(shè)多晶硅層，再移除 nFET元件的虛設(shè)多晶硅層。在其他實(shí)施例中，可先移除nFET元件的虛設(shè)多晶硅層，再移除 PFET元件的虛設(shè)多晶硅層。圖IA和圖3顯示接觸孔插塞106設(shè)置于SRAM的一字線150上，且接觸孔插塞106 設(shè)置于兩個(gè)nFET元件之間。然而，如上所述實(shí)施例的接觸孔插塞也可不設(shè)置于SRAM的字線上，且也可不設(shè)置于兩個(gè)nFET元件之間。如上所述實(shí)施例的接觸孔插塞也可設(shè)置鄰近于 PFET元件，以共同使用位于接觸孔插塞下方的相同多晶硅區(qū)。如上所述，當(dāng)nFET的虛設(shè)多晶硅移除時(shí)，也可移除位于接觸孔插塞下方的虛設(shè)多晶硅?？捎谝瞥撛O(shè)多晶硅層所形成的開(kāi)口中沉積一 N型功函數(shù)層(取代P型功函數(shù)層)，其在開(kāi)口中具良好的側(cè)壁覆蓋能力。 如nFET實(shí)施例所述相同的方式，N型功函數(shù)層可防止柵極金屬伸入鄰近pFET元件的柵極疊層結(jié)構(gòu)中。在其他實(shí)施例中，如上所述的結(jié)構(gòu)和方法不僅可應(yīng)用接觸于具有相鄰的nFET和 pFET元件的SRAM的字線上。上述結(jié)構(gòu)和方法也可應(yīng)用位于連接至nFET和pFET元件的柵極金屬的柵極金屬區(qū)上的接觸孔插塞。圖5A為本發(fā)明一實(shí)施例的接觸孔插塞506俯視圖，上述接觸孔插塞506位于柵極金屬線505上，其用做局部?jī)?nèi)連線且其相鄰于一柵極結(jié)構(gòu)501。 柵極結(jié)構(gòu)501的元件可為具有一源極區(qū)501s和一漏極區(qū)501d的nFET元件或pFET元件。 如圖5A所示，柵極金屬線505中會(huì)形成一空隙M0，上述柵極金屬線505可用做為局部?jī)?nèi)連線以將接觸孔插塞506連接至柵極結(jié)構(gòu)501。可使用或不使用一功函數(shù)層(圖未顯示)做為上述柵極金屬線505的襯墊層。如圖ID所示，在接觸孔金屬沉積期間，至少一部分空隙 540可被接觸孔金屬填充。接觸孔金屬沿空隙540伸出且與柵極結(jié)構(gòu)501的柵極疊層結(jié)構(gòu)接觸，且因此改變柵極結(jié)構(gòu)501的功函數(shù)。為了防止接觸孔金屬的突出，可移除鄰近且位于接觸孔插塞506下方的虛設(shè)多晶硅層，且移除虛設(shè)多晶硅層所形成的柵口可利用具有良好側(cè)壁覆蓋能力的一功函數(shù)層做為上述開(kāi)口的襯墊層。圖5B顯示移除本發(fā)明一實(shí)施例的環(huán)繞接觸孔插塞506的虛設(shè)多晶硅以形成開(kāi)口，且利用具有良好側(cè)壁覆蓋能力的一功函數(shù)層527做為上述開(kāi)口的襯墊層。如果柵極結(jié)構(gòu)501為一 nFET的柵極結(jié)構(gòu)，功函數(shù)層527則為一 P型功函數(shù)層。在一實(shí)施例中，由于原子層沉積(ALD)法具有良好的階梯覆蓋能力，因此可利用原子層沉積(ALD)法沉積功函數(shù)層527。圖5B顯示空隙540會(huì)變小成為空隙M0’，且接觸孔金屬不會(huì)沉積于空隙中。雖然接觸孔插塞506的下方會(huì)有一空隙(圖未顯示)，但是上述空隙會(huì)被局限于利用功函數(shù)層527保護(hù)的邊界內(nèi)。即使接觸孔插塞506下方的空隙會(huì)被接觸孔金屬全部填充或部分填充，被上述接觸孔金屬填充空隙而形成的突出物會(huì)被功函數(shù)層527限制。雖然功函數(shù)層527為導(dǎo)電，增加功函數(shù)層527以環(huán)繞接觸孔插塞506周?chē)臇艠O金屬不會(huì)影響做為內(nèi)連線的柵極金屬線505的本質(zhì)。圖6為本發(fā)明一實(shí)施例的防止接觸孔金屬橫向突出物伸入相鄰金屬柵極的工藝 600。在步驟601，準(zhǔn)備用以暴露pFET元件的虛設(shè)多晶硅的一光掩模。上述光掩模也會(huì)暴露位于接觸孔插塞下方且緊鄰(相鄰)和連接至(共用)nFET元件的相同虛設(shè)多晶硅區(qū)域的非柵極(non-gate)虛設(shè)多晶硅。在一實(shí)施例中，上述相同虛設(shè)多晶硅區(qū)域?yàn)橐换蚨鄠€(gè)SRAM 的字線的一部分。在一實(shí)施例中，為了在設(shè)計(jì)布局中防止接觸孔金屬的突出物，可設(shè)計(jì)一演算法，以確認(rèn)要暴露出來(lái)的上述非柵極虛設(shè)多晶硅區(qū)域。在步驟602，準(zhǔn)備用以暴露nFET元件的虛設(shè)多晶硅的另一光掩模。在一實(shí)施例中，上述光掩模也會(huì)暴露位于接觸孔插塞下方且緊鄰(相鄰)和連接至(共用)pFET元件的相同虛設(shè)多晶硅區(qū)域的非柵極(non-gate) 虛設(shè)多晶硅。在一實(shí)施例中，上述相同虛設(shè)多晶硅區(qū)域?yàn)橐换蚨鄠€(gè)SRAM的字線的一部分。 在一實(shí)施例中，為了在設(shè)計(jì)布局中防止接觸孔金屬的突出物，可設(shè)計(jì)一演算法，以確認(rèn)要暴露出來(lái)的上述非柵極虛設(shè)多晶硅區(qū)域。在步驟603，準(zhǔn)備一基板，以定義nFET和pFET元件區(qū)和結(jié)構(gòu)，上述nFET和pFET元件的柵極被虛設(shè)多晶硅填充。在步驟605，利用步驟601的光掩模，對(duì)基板進(jìn)行一圖案化工藝，以暴露要移除虛設(shè)多晶硅的區(qū)域。在步驟607，移除暴露出來(lái)的虛設(shè)多晶硅。步驟607 可包括移除基板上的光致抗蝕劑。在步驟608，沉積一 P型功函數(shù)層以覆蓋基板的表面和移除虛設(shè)多晶硅所形成的開(kāi)口的側(cè)壁。在一實(shí)施例中，可利用原子層沉積(ALD)法沉積P型功函數(shù)層。如上所述，在一些實(shí)施例中，P型功函數(shù)層127的厚度可介于10人至200人之間 (在基板的頂面量測(cè))。也可使用較厚的P型功函數(shù)層127。在步驟608中可進(jìn)行例如于基板上沉積一旋涂玻璃(SOG)層的額外工藝。在步驟608之后，在步驟609利用步驟602的光掩模進(jìn)行圖案化工藝，以暴露要在步驟609中移除的虛設(shè)多晶硅。如上所述，為了防止接觸孔金屬的突出，在步驟602準(zhǔn)備的光掩?？砂ɑ蚩刹话ǚ菛艠O虛設(shè)多晶硅。在步驟610，移除在步驟609暴露出來(lái)的虛設(shè)多晶硅。在步驟611，于基板上沉積一 N型功函數(shù)層以襯墊于上述開(kāi)口。在一實(shí)施例中，可利用原子層沉積(ALD)法沉積N型功函數(shù)層。在步驟611之后進(jìn)行步驟612以準(zhǔn)備上述基板以形成接觸孔插塞。如圖4A至圖4B的說(shuō)明，步驟612可包括填充例如鋁的柵極金屬、移除nFET元件的虛設(shè)多晶硅層、利用N型功函數(shù)層和柵極金屬層填充nFET元件以及形成接觸孔插塞等步驟?？捎谖髟?009年9月25日申請(qǐng)的美國(guó)專(zhuān)利申請(qǐng)?zhí)?2/567，227的美國(guó)專(zhuān)利”Fabricating High-K/Metal GateDevices in a Gate Last Process”得知利用取代柵極工藝以定義元件的詳細(xì)工藝，并并于本發(fā)明中以做參考。在一實(shí)施例中，由于位于接觸孔插塞下方的柵極金屬側(cè)壁上的P型功函數(shù)層的保護(hù)，且其中上述接觸孔插塞相鄰于nFET元件且共用柵極金屬，所以接觸孔金屬(例如鎢) 不會(huì)伸入相鄰nFET元件的柵極金屬區(qū)中以影響nFET元件的功函數(shù)。在另一實(shí)施例中，由于位于接觸孔插塞下方的柵極金屬側(cè)壁上的P型功函數(shù)層和N型功函數(shù)層的保護(hù)，且其中上述接觸孔插塞相鄰于nFET和pFET元件且共用柵極金屬，所以接觸孔金屬(例如鎢)不會(huì)伸入相鄰nFET和pFET元件的柵極金屬區(qū)中以影響nFET和pFET元件的功函數(shù)。如上述的方法，用以暴露pFET元件的虛設(shè)多晶硅的光掩模也會(huì)暴露位于接觸孔插塞下方且緊鄰(相鄰)和連接至(共用)nFET元件的相同虛設(shè)多晶硅區(qū)域的非柵極 (non-gate)虛設(shè)多晶硅。所以用以暴露nFET元件的虛設(shè)多晶硅的光掩模不須暴露位于接觸孔插塞下方且緊鄰(相鄰)和連接至(共用)pFET元件的相同虛設(shè)多晶硅區(qū)域的非柵極 (non-gate)虛設(shè)多晶硅。在另一實(shí)施例中，用以暴露nFET元件的虛設(shè)多晶硅的光掩模也會(huì)暴露位于接觸孔插塞下方且緊鄰(相鄰)和連接至(共用)pFET元件的相同虛設(shè)多晶硅區(qū)域的非柵極(non-gate)虛設(shè)多晶硅。所以用以暴露pFET元件的虛設(shè)多晶硅層的光掩模不須暴露位于接觸孔插塞下方且緊鄰(相鄰)和連接至(共用)nFET元件的相同虛設(shè)多晶硅區(qū)域的非柵極(non-gate)虛設(shè)多晶硅。如圖6所述的工藝順序是先圖案化且移除PFET元件的虛設(shè)多晶硅層，再圖案化且移除nFET元件的虛設(shè)多晶硅層。在另一實(shí)施例中，可先移除移除nFET元件的虛設(shè)多晶硅層，再移除PFET元件的虛設(shè)多晶硅層。另外，提供上述工藝600以防止鎢(或接觸孔金屬) 突出而不會(huì)影響nFET元件、pFET元件或上述兩個(gè)元件組合的功函數(shù)，上述元件的功函數(shù)依用來(lái)移除虛設(shè)多晶硅層的圖案化光掩模的類(lèi)型而定。上述方法和工藝防止接觸孔金屬(例如鎢)的突出不會(huì)水平進(jìn)入相鄰元件的柵極疊層結(jié)構(gòu)中以影響相鄰元件的功函數(shù)。在一些實(shí)施例中，如果接觸孔插塞和相鄰元件為 SRAM的一部分且位于字線上，突出的鎢會(huì)使SRAM的Vcc最小值(Vcc mim)增加。鄰近且位于接觸孔插塞506下方的虛設(shè)多晶硅層，可利用具有良好側(cè)壁覆蓋能力的一功函數(shù)層定義位于接觸孔插塞下方的金屬柵極，且做為上述金屬柵極的襯墊層，其中上述接觸孔插塞是相鄰元件且共用(或連接至)金屬柵極，上述功函數(shù)層具有良好的階梯覆蓋能力以防止接觸孔金屬伸入相鄰元件的柵極疊層結(jié)構(gòu)中。本發(fā)明實(shí)施例的方法和工藝只需修改用以移除虛設(shè)多晶硅的光掩模的布局，不需額外的微影工藝及光掩模。因此，本發(fā)明實(shí)施例的方法和工藝不需修改工藝或額外的基板工藝步驟。使用上述方法和結(jié)構(gòu)的好處可包括增加元件合格率和性能。本發(fā)明一實(shí)施例提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響該些柵極元件功函數(shù)的方法。上述方法包括準(zhǔn)備一光掩模，其用以暴露出P型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)中的一虛設(shè)多晶硅，其中該光掩模同時(shí)用以暴露出局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅，該些局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅位于接觸孔插塞下且相鄰于連接至該些局部?jī)?nèi)連線區(qū)域的N型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)。上述方法又包括加工一基板，以定義出該些P型場(chǎng)效應(yīng)晶體管和該些N型場(chǎng)效應(yīng)晶體管的元件區(qū)域和結(jié)構(gòu)，其中該些P型場(chǎng)效應(yīng)晶體管和該些N型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)和該些局部?jī)?nèi)連線利用一虛設(shè)多晶硅層沉積而成。 上述方法又包括圖案化該基板，以暴露出位于該些P型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)中和該些局部?jī)?nèi)連線區(qū)域中的該虛設(shè)多晶硅，且移除從該些P型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)中和該些局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅。另外，上述方法包括于該基板上沉積具有開(kāi)口的一 P型功函數(shù)層，該些開(kāi)口利用移除從該些P型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)中和該些局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅形成，其中該P(yáng)型功函數(shù)層覆蓋該些開(kāi)口的側(cè)壁，且防止該接觸孔金屬伸入連接至該些內(nèi)連線結(jié)構(gòu)區(qū)域的該些N型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)以影響其功函數(shù)。在另一實(shí)施例中，提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響該些柵極元件功函數(shù)的方法。上述方法包括準(zhǔn)備一光掩模，其用以暴露出N型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)中的一虛設(shè)多晶硅，其中該光掩模同時(shí)用以暴露出局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅，該些局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅位于接觸孔插塞下方且相鄰于連接至該些局部?jī)?nèi)連線區(qū)域的P型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)。上述方法又包括加工一基板，以定義出該些P 型場(chǎng)效應(yīng)晶體管和該些N型場(chǎng)效應(yīng)晶體管的元件區(qū)域和結(jié)構(gòu)，其中該些P型場(chǎng)效應(yīng)晶體管和該些N型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)和該局部?jī)?nèi)連線利用一虛設(shè)多晶硅層沉積而成。 上述方法又包括圖案化該基板，以暴露出位于該些N型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)中和該些局部?jī)?nèi)連線區(qū)域中的該虛設(shè)多晶硅，且移除從該些N型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)中和該些局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅。另外，于該基板上沉積具有開(kāi)口的一N 型功函數(shù)層，該些開(kāi)口利用移除從該些N型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)中和該些局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅形成，其中該N型功函數(shù)層覆蓋該些開(kāi)口的側(cè)壁，且防止該接觸孔金屬伸入連接至該些內(nèi)連線結(jié)構(gòu)區(qū)域的該些P型場(chǎng)效應(yīng)晶體管的該些柵極結(jié)構(gòu)以影響其功函數(shù)。在又另一實(shí)施例中，提供一種防止一接觸孔金屬伸入相鄰的柵極元件以影響該些柵極元件功函數(shù)的集成電路結(jié)構(gòu)。該集成電路包括一柵極結(jié)構(gòu)，其具有包括一柵極金屬層的一柵極堆疊結(jié)構(gòu)，其中該柵極結(jié)構(gòu)使用一虛設(shè)多晶硅且利用一取代柵極工藝形成。該集成電路又包括以一接觸孔金屬材料填充的一接觸孔插塞，其中該接觸孔插塞利用化學(xué)氣相沉積法沉積而成，且其中該接觸孔插塞沉積于該柵極堆疊結(jié)構(gòu)的該柵極金屬層上，且該接觸孔插塞相鄰于該柵極結(jié)構(gòu)，且其中位于該接觸孔插塞下方的該柵極金屬層被一功函數(shù)層環(huán)繞以防止該接觸孔金屬伸入該柵極堆疊結(jié)構(gòu)。雖然本發(fā)明已以實(shí)施例揭示如上，然而其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，包括下列步驟準(zhǔn)備一光掩模，其用以暴露出P型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)中的一虛設(shè)多晶硅，其中該光掩模同時(shí)用以暴露出局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅，所述多個(gè)局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅位于接觸孔插塞下且相鄰于連接至所述多個(gè)局部?jī)?nèi)連線區(qū)域的N型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)；加工一基板，以定義出所述多個(gè)P型場(chǎng)效應(yīng)晶體管和所述多個(gè)N型場(chǎng)效應(yīng)晶體管的元件區(qū)域和結(jié)構(gòu)，其中所述多個(gè)P型場(chǎng)效應(yīng)晶體管和所述多個(gè)N型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)和所述多個(gè)局部?jī)?nèi)連線利用一虛設(shè)多晶硅層沉積而成；圖案化該基板，以暴露出位于所述多個(gè)P型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)中和所述多個(gè)局部?jī)?nèi)連線區(qū)域中的該虛設(shè)多晶硅；移除從所述多個(gè)P型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)中和所述多個(gè)局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅；以及于該基板上沉積具有開(kāi)口的一 P型功函數(shù)層，所述多個(gè)開(kāi)口利用移除從所述多個(gè)P型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)中和所述多個(gè)局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅形成，其中該P(yáng)型功函數(shù)層覆蓋所述多個(gè)開(kāi)口的側(cè)壁，且防止該接觸孔金屬伸入連接至所述多個(gè)內(nèi)連線結(jié)構(gòu)區(qū)域的所述多個(gè)N型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)以影響其功函數(shù)。
2.如權(quán)利要求1所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，其中該接觸孔金屬為利用化學(xué)氣相沉積法沉積的鎢，其中所述多個(gè)P 型場(chǎng)效應(yīng)晶體管和所述多個(gè)N型場(chǎng)效應(yīng)晶體管利用一取代柵極工藝形成，其中所述多個(gè)內(nèi)連線結(jié)構(gòu)區(qū)域和相鄰的所述多個(gè)N型場(chǎng)效應(yīng)晶體管位于一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的相同字線上。
3.如權(quán)利要求1所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，其中該P(yáng)型功函數(shù)層的厚度介于IOA至100人之間。
4.如權(quán)利要求1所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，其中該P(yáng)型功函數(shù)層由一材料形成，該材料系擇自下列族群TiN、WN、 TaN、Re、Fe、Ru、Co、Rh、Ir、Ni、Pd 禾口 Pt。
5.如權(quán)利要求1所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，其中該P(yáng)型功函數(shù)層利用原子層沉積法沉積而成，以于所述多個(gè)開(kāi)口的該側(cè)壁上提供良好的階梯覆蓋能力。
6.一種防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，包括下列步驟準(zhǔn)備一光掩模，其用以暴露出N型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)中的一虛設(shè)多晶硅，其中該光掩模同時(shí)用以暴露出局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅，所述多個(gè)局部?jī)?nèi)連線區(qū)域的該虛設(shè)多晶硅位于接觸孔插塞下方且相鄰于連接至所述多個(gè)局部?jī)?nèi)連線區(qū)域的P型場(chǎng)效應(yīng)晶體管的柵極結(jié)構(gòu)；加工一基板，以定義出所述多個(gè)P型場(chǎng)效應(yīng)晶體管和所述多個(gè)N型場(chǎng)效應(yīng)晶體管的元件區(qū)域和結(jié)構(gòu)，其中所述多個(gè)P型場(chǎng)效應(yīng)晶體管和所述多個(gè)N型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)和該局部?jī)?nèi)連線利用一虛設(shè)多晶硅層沉積而成；圖案化該基板，以暴露出位于所述多個(gè)N型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)中和所述多個(gè)局部?jī)?nèi)連線區(qū)域中的該虛設(shè)多晶硅；移除從所述多個(gè)N型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)中和所述多個(gè)局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅；以及于該基板上沉積具有開(kāi)口的一 N型功函數(shù)層，所述多個(gè)開(kāi)口利用移除從所述多個(gè)N型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)中和所述多個(gè)局部?jī)?nèi)連線區(qū)域中暴露出的該虛設(shè)多晶硅形成，其中該N型功函數(shù)層覆蓋所述多個(gè)開(kāi)口的側(cè)壁，且防止該接觸孔金屬伸入連接至所述多個(gè)內(nèi)連線結(jié)構(gòu)區(qū)域的所述多個(gè)P型場(chǎng)效應(yīng)晶體管的所述多個(gè)柵極結(jié)構(gòu)以影響其功函數(shù)。
7.如權(quán)利要求6所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的方法，其中該N型功函數(shù)層由一材料形成，該材料系擇自下列族群TiAl、Ti、 Ag、Al、TiAlN, TaC、TaCN、TaSiN、Mn 禾口 Zr。
8.一種防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的集成電路結(jié)構(gòu)，包括一柵極結(jié)構(gòu)，其具有包括一柵極金屬層的一柵極堆疊結(jié)構(gòu)，其中該柵極結(jié)構(gòu)使用一虛設(shè)多晶硅且利用一取代柵極工藝形成；以及以一接觸孔金屬材料填充的一接觸孔插塞，其中該接觸孔插塞利用化學(xué)氣相沉積法沉積而成，且其中該接觸孔插塞沉積于該柵極堆疊結(jié)構(gòu)的該柵極金屬層上，且該接觸孔插塞相鄰于該柵極結(jié)構(gòu)，且其中位于該接觸孔插塞下方的該柵極金屬層被一功函數(shù)層環(huán)繞以防止該接觸孔金屬伸入該柵極堆疊結(jié)構(gòu)。
9.如權(quán)利要求8所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的集成電路結(jié)構(gòu)，其中該接觸孔金屬為鎢，其中該柵極金屬層為一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的一字線。
10.如權(quán)利要求8所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的集成電路結(jié)構(gòu)，其中該柵極結(jié)構(gòu)為一 N型場(chǎng)效應(yīng)晶體管的一部分。
11.如權(quán)利要求8所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的集成電路結(jié)構(gòu)，其中該功函數(shù)層為由一材料形成的一 P型功函數(shù)層，該P(yáng)型功函數(shù)層，該材料系擇自下列族群:TiN, WN, TaN, Re, Fe, Ru, Co, Rh, Ir, Ni, Pd和Pt。
12.如權(quán)利要求8所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的集成電路結(jié)構(gòu)，其中該功函數(shù)層為由一材料形成的一 N型功函數(shù)層，該N型功函數(shù)層由一材料形成，該材料系擇自下列族群=TiAl、Ti、Ag、Al、TiAlN, TaC、TaCN、TaSiN、 Mn 禾口 Zr。
13.如權(quán)利要求8所述的防止一接觸孔金屬伸入相鄰的柵極元件以影響所述多個(gè)柵極元件功函數(shù)的集成電路結(jié)構(gòu)，其中該功函數(shù)層最小厚度為10人。
全文摘要
本發(fā)明提供一種防止接觸孔金屬(例如鎢)水平伸入相鄰元件的柵極疊層結(jié)構(gòu)以影響相鄰元件的功函數(shù)的集成電路結(jié)構(gòu)及其方法。該方法利用具有良好側(cè)壁覆蓋能力的功函數(shù)層定義位于接觸孔插塞下方的金屬柵極，且做為上述金屬柵極的襯墊層，其中上述接觸孔插塞是相鄰元件且共用(或連接至)金屬柵極，上述功函數(shù)層具有良好的階梯覆蓋能力以防止接觸孔金屬伸入相鄰元件的柵極疊層結(jié)構(gòu)中。只需修改用以移除虛設(shè)多晶硅的光掩模的布局，不需額外的微影工藝及光掩模。不需修改工藝或額外的基板工藝步驟。使用上述方法和結(jié)構(gòu)的好處可包括增加元件合格率和性能。
文檔編號(hào)H01L27/105GK102169829SQ20101028814
公開(kāi)日2011年8月31日 申請(qǐng)日期2010年9月19日 優(yōu)先權(quán)日2010年2月26日
發(fā)明者莊學(xué)理, 張立偉, 朱鳴, 李季儒, 游凱翔, 鍾昇鎮(zhèn) 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司