專利名稱：半導體結(jié)構(gòu)及其制造方法
技術領域：
本發(fā)明涉及半導體領域，更具體地，涉及一種能夠有效增強溝道區(qū)應力的源漏區(qū)自對準半導體結(jié)構(gòu)及其制造方法。
背景技術：
隨著金屬氧化物半導體場效應晶體管(MOSFET)器件特征尺寸不斷減小，為了抑制短溝道效應，防止源漏穿通及增大驅(qū)動電流，必須提高溝道中的摻雜濃度、減薄柵介質(zhì)層厚度。但同時，高載流子濃度和高縱向電場也致使載流子的溝道遷移率隨特征尺寸的縮小而不斷下降，進而導致器件飽和驅(qū)動電流變小和截止頻率降低。應變溝道技術是提高載流子的遷移率的有效途徑之一，能夠進一步改善器件電學性能。但是，由于MOSFET器件有源區(qū)之間的隔離大多采用淺溝槽隔離(STI)結(jié)構(gòu)，形成STI 后MOSFET器件要經(jīng)過一系列例如侵蝕性的清洗、反應離子刻蝕等工藝，導致最終形成的 STI的減損，應力經(jīng)由側(cè)向界面釋放，應變溝道工程產(chǎn)生的性能改善效果減弱。有鑒于此，需要提供一種新穎的半導體結(jié)構(gòu)及其制作方法，以進一步增強溝道應力、縮減器件尺寸。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導體結(jié)構(gòu)及其制造方法，以克服上述現(xiàn)有技術中的問題，特別是進一步增強MOSFET的溝道應力。根據(jù)本發(fā)明的一方面，提供了一種半導體結(jié)構(gòu)，包括半導體襯底；溝道區(qū)，形成于所述半導體襯底中；柵極，包括介質(zhì)層和導電層，形成于溝道區(qū)上；源漏區(qū)，位于所述柵極的兩側(cè)；第一淺溝槽隔離，嵌于所述半導體襯底中，且長度方向與所述柵極長度方向平行；第二淺溝槽隔離，位于所述源漏區(qū)兩側(cè)，與所述第一淺溝槽隔離相接；其中，所述源漏區(qū)包括相對分布于所述柵極的兩側(cè)、且與所述第二淺溝槽隔離鄰接的第一種晶層；所述第二淺溝槽隔離的上表面高于或持平于所述源漏區(qū)的上表面?？蛇x地，所述源漏區(qū)與柵極自對準?？蛇x地，在所述第一種晶層上，所述第二淺溝槽隔離與源漏區(qū)之間通過介質(zhì)材料隔離。可選地，所述介質(zhì)材料是Si3N4?？蛇x地，所述源漏區(qū)包含使溝道區(qū)處于應力之下的應力材料，對于ρ型金屬氧化物半導體場效應晶體管(PM0SFET)，所述應力材料使溝道區(qū)處于壓應力之下；對于η型金屬氧化物半導體場效應晶體管(nMOSFET)，所述應力材料使溝道區(qū)處于拉應力之下?？蛇x地，對于pMOSFET，所述應力材料為Si1Jex，其中0 < χ < 1 ；對于nMOSFET， 所述應力材料為Si:C。可選地，所述SihGi5xM料中，Ge的原子百分比的取值范圍為15% -70% ；所述 Si:C材料中，C的原子百分比的取值范圍為0. 2% -2%?？蛇x地，所述第二淺溝槽隔離的填充介質(zhì)是Si3N4。
根據(jù)本發(fā)明的另一方面，提供了一種制造半導體結(jié)構(gòu)的方法，包括提供半導體襯底；形成第一淺溝槽隔離、第二淺溝槽隔離；形成柵極，包括介質(zhì)層和導電層，且柵極長度方向與第一淺溝槽隔離長度方向平行；在所述柵極兩側(cè)形成源漏區(qū)，所述源漏區(qū)包括相對分布于所述柵極的兩側(cè)、且與所述第二淺溝槽隔離鄰接的第一種晶層；所述第二淺溝槽隔離相對分布于所述源漏區(qū)兩側(cè)，與所述第一淺溝槽隔離相接，其中，所述第二淺溝槽隔離的上表面高于或持平于所述源漏區(qū)的上表面?？蛇x地，形成源漏區(qū)的步驟包括以所述柵極側(cè)墻和第二淺溝槽隔離側(cè)墻為界，向下刻蝕所述柵介質(zhì)層和半導體襯底，以形成源漏區(qū)凹槽；以所述源漏區(qū)凹槽靠近所述第二淺溝槽隔離的側(cè)壁為第一種晶層，以所述源漏區(qū)凹槽的底部為第二種晶層，以所述源漏區(qū)凹槽與柵極鄰接的部分為第三種晶層，外延應力材料?？蛇x地，在形成源漏區(qū)凹槽之前形成柵極之后還包括形成源漏延伸區(qū)和暈環(huán)。可選地，對于pMOSFET，注入B、BF2, In中一種或其組合形成源漏延伸區(qū)；對于 nMOSraT，注入As、P中的一種或其組合形成源漏延伸區(qū)?？蛇x地，對于pMOSFET，注入As、P中一種或其組合形成源漏暈環(huán)區(qū)；對于nMOSFET， 注入B、BF2、In中的一種或其組合形成源漏暈環(huán)區(qū)?？蛇x地，對于pMOSFET，所述應力材料使溝道區(qū)處于壓應力之下；對于nMOSFET，所述應力材料使溝道區(qū)處于拉應力之下。可選地，對于pMOSFET，應力材料為Si^Gi5x以形成壓應力，其中0 < χ < 1 ；對于 nMOSFET，應力材料為Si:C以形成拉應力?？蛇x地，所述SihGi5xM料中，Ge的原子百分比的取值范圍為15% -70% ；所述 Si:C材料中，C的原子百分比的取值范圍為0. 2% -2%?？蛇x地，在外延應力材料的同時進行源漏區(qū)原位摻雜?？蛇x地，對于pMOSFET，外延SipxGex的同時原位摻雜B ；對于nMOSFET，外延Si C 的同時原位摻雜P?？蛇x地，所述第二淺溝槽隔離的填充介質(zhì)是Si3N4。與現(xiàn)有技術相比，采用本發(fā)明提供的技術方案具有如下優(yōu)點。根據(jù)本發(fā)明的實施例，所形成的第二淺溝槽隔離上表面高于或持平于源漏區(qū)上表面，能夠避免應力由側(cè)向界面釋放，起到增強溝道區(qū)應力的作用，從而提高載流子遷移率。此外，根據(jù)本發(fā)明的實施例，能夠以與柵極自對準的方式來形成源漏區(qū)，從而能夠防止對準失誤，改善器件性能。同時，能夠減少器件所用面積，進而降低制造成本。進一步，在源漏區(qū)可以形成應力材料，可采用外延法形成應力材料，使溝道區(qū)處于應力之下。如，在pMOSFET中，所述源漏區(qū)產(chǎn)生壓應力；在nMOSFET中，所述源漏區(qū)產(chǎn)生拉應力。通過調(diào)節(jié)器件溝道區(qū)中的應力，可以進一步提高溝道區(qū)內(nèi)載流子的遷移率。此外，根據(jù)本發(fā)明的實施例，在源漏區(qū)凹槽靠近第二淺溝槽隔離的側(cè)壁處保留有第一種晶層。因此，可以以源漏區(qū)凹槽靠近第二淺溝槽隔離的側(cè)壁為第一種晶層，以源漏區(qū)凹槽的底部為第二種晶層，以源漏區(qū)凹槽與柵極鄰接的部分為第三種晶層，來外延應力材料，如，SihGex,從而可以改善晶體質(zhì)量，在源漏區(qū)形成均勻一致的高質(zhì)量的單晶，從而降低源漏寄生電阻。另外，淺溝槽隔離介質(zhì)優(yōu)選地采用氮化物，可以減少在后續(xù)的工藝處理過程中介質(zhì)的損減。另外，通過形成源漏延伸區(qū)和暈環(huán)(HALO)區(qū)，有利于進一步抑制短溝道效應。


下列圖6-21中所述剖視圖均指沿對應的俯視圖中給出的剖線(11')的剖視圖。圖1、圖2和圖3所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中在襯底上形成第一淺溝槽隔離后的俯視圖、沿剖線(AA')剖視圖和沿剖線(11')剖視圖；圖4和圖5所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中在襯底上形成為形成半導體器件所需的各材料層后的沿剖線(AA')剖視圖和沿剖線(11')剖視圖；圖6和圖7所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中圖形化柵極的俯視圖和剖視圖；圖8所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中刻蝕氧化物層和多晶硅層后的剖視圖；圖9所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成氧化物蓋帽層和側(cè)墻后的剖視圖；圖10所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成第二淺溝槽隔離溝槽后的剖視圖；圖11和圖12所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成第二淺溝槽隔離后的俯視圖和剖視圖；圖13和圖14所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中去除氧化物蓋帽層和側(cè)墻后的俯視圖和剖視圖；圖15所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成柵極后的結(jié)構(gòu)剖視圖；圖16所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成柵極側(cè)墻和第二淺溝槽隔離側(cè)墻后的結(jié)構(gòu)剖視圖后的結(jié)構(gòu)剖視圖；圖17所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成源漏區(qū)凹槽后的剖視圖；圖18所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中在源漏區(qū)外延應力材料后的剖視圖；圖19所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中去除柵極之上的氮化物層后的剖視圖；圖20和圖21所示為本發(fā)明半導體結(jié)構(gòu)的制造方法實施例中形成半導體結(jié)構(gòu)后的俯視圖和剖視圖。
具體實施例方式下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。下文的公開提供了許多不同的實施例或例子用來實現(xiàn)本發(fā)明提供的技術方案。雖然下文中對特定例子的部件和設置進行了描述，但是，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明提供了各種特定工藝和/或材料的例子，但是，本領域普通技術人員可以意識到的其他工藝和/或其他材料的替代應用，顯然未脫離本發(fā)明要求保護的范圍。 需強調(diào)的是，本文件內(nèi)所述的各種結(jié)構(gòu)之間的相互關系包含由于工藝或制程的需要所作的必要的延展，如，術語“持平”意指兩平面之間的高度之差在工藝或制程允許的范圍內(nèi)。圖1 21詳細示出了根據(jù)本發(fā)明實施例制作半導體結(jié)構(gòu)的各步驟。以下，將參照這些附圖對根據(jù)本發(fā)明實施例的各個步驟以及由此得到的半導體結(jié)構(gòu)予以詳細說明。首先，如圖1所示，提供半導體襯底1000，并在半導體襯底上以常規(guī)的方法形成第一淺溝槽隔離1001。圖2和圖3分別示出了圖1所示形成有第一淺溝槽隔離1001的半導體襯底1000沿A-A'線、1-1'線的剖視圖。襯底1000可以是體硅或絕緣體上硅(SOI)，也可以是恰當?shù)钠渌雽w材料，例如GaAs等III - V族化合物半導體材料。隨后，如圖4和圖5中分別沿A-A'線、1-1'線的剖視圖所示，在半導體襯底1000 上，順次形成柵介質(zhì)層1002，導電層1003(如，金屬和/或多晶硅層，在本發(fā)明的該實施例中為第一多晶硅層)，氮化物層1004，第二多晶硅層1005，氧化物層1006。這些層例如可以通過傳統(tǒng)的淀積工藝制得。柵介質(zhì)層1002 材料可選用 Hf02、HfSi0、HfSi0N、HfTa0、HfFi0、HfZr0、Al203、La203、 ZrO2, LaAlO中的任一種或其組合。其中，柵介質(zhì)層1002厚度可為1 3nm，如2nm;第一多晶硅層(導電層)1003厚度可為50 lOOnm，如60nm、70nm、80nm或90nm ；氮化物層1004厚度可為50 70nm，如 55nm、60nm 或 65nm;第二多晶硅層 1005 厚度可為 100 150nm，如 llOnm、120nm、130nm 或 140nm ；氧化物層1006厚度可為10 20nm，如15nm。之后，圖案化柵極。具體地，在氧化物層1006上旋涂光致抗蝕劑1007，在一定溫度下前烘，隨后用柵極所需的掩模圖形來曝光、顯影，再次高溫處理后在氧化物層上形成光致抗蝕劑圖形，如圖6所示。圖7示出了圖6所示結(jié)構(gòu)沿1-1'線的剖視圖。隨后，以光致抗蝕劑1007為掩模，刻蝕氧化物層1006和第二多晶硅層1005，所得結(jié)構(gòu)如圖8所示。本實施例中可以采用反應離子刻蝕(RIE)法?？涛g氣體的種類和流量可以依據(jù)待刻蝕材料種類和器件結(jié)構(gòu)而合理地調(diào)節(jié)。然后，采用本領域公知的方法去除光致抗蝕劑1007，淀積氧化物層，所述氧化層厚度可為40 lOOnm，如50nm、60nm、70nm、80nm或90nm。刻蝕氧化物層形成覆蓋第二多晶硅層1005頂部的氧化物蓋帽層1008及側(cè)墻1009，如圖9所示。本實施例中采用反應離子刻蝕。接著，如圖10所示，相對于氧化物選擇性刻蝕氮化物層1004，刻蝕第一多晶硅層1003， 刻蝕柵介質(zhì)層1002及一部分半導體襯底1000，從而形成用于第二淺溝槽隔離的溝槽。本實施例中采用反應離子刻蝕。如圖11的俯視圖以及圖12中沿圖11的1-1'線的剖視圖所示，沉積氮化物，例如 Si3N4，并回蝕氮化物，形成第二淺溝槽隔離1010。然后，相對多晶硅和氮化物選擇性去除氧化物隔離介質(zhì)，即第二多晶硅層1005頂部的氧化物蓋帽層1008及側(cè)墻1009，如圖13的俯視圖和圖14中沿圖13的1-Γ線的剖視圖所示。接著，反應離子刻蝕氮化物1004 ；然后，相對于柵介質(zhì)選擇性反應離子刻蝕第一多晶硅層1003和第二多晶硅層1005，所得結(jié)構(gòu)如圖15所示。本文件內(nèi)柵極長度是指如圖 15中“L”所示的長度方向。優(yōu)選地，可以通過離子注入來形成針對源漏區(qū)的暈環(huán)(HALO)和延伸(extension) 結(jié)構(gòu)(未示出)，以抑制短溝道效應。其中，對于η型MOSFET(nMOSFET)進行As或P的離子摻雜，對于P型MOSFET (pMOSFET)進行B、BF2或h的離子摻雜形成源漏延伸區(qū)。對于 nMOSFET進行B、BF2或h的離子注入，對于pMOSFET進行As或P的離子注入形成源漏暈環(huán)區(qū)。之后可以在900-1100°C下進行尖峰退火激活摻雜雜質(zhì)。接著，淀積氮化物如Si3N4，所述氮化物厚度為5 150nm，如10nm、30nm、50nm、 70nm、90nm、110nm或130nm。并對其進行反應離子刻蝕以形成氮化物隔離介質(zhì)1011，即柵極側(cè)墻及第二淺溝槽隔離側(cè)墻，該步驟在圖16中示出。圖17顯示了形成源漏凹槽的步驟以第二淺溝槽隔離側(cè)墻、柵極側(cè)墻1011為界刻蝕柵介質(zhì)層1002和一部分半導體襯底1000從而形成源漏區(qū)所用的凹槽。本實施例中采用反應離子刻蝕。被刻蝕半導體襯底部分的厚度可為50-150nm，如60nm、70nm、80nm、90nm、 100nm、l 10nm、120nm、130nm或140nm。此外，從圖17中可見，由于第二淺溝槽隔離側(cè)墻1011 的存在，源漏凹槽與第二淺溝槽隔離1010之間有一定的間隙，這個間隙構(gòu)成了后面形成源漏應力材料的第一種晶層。所述第一種晶層的寬度可為5-20nm，如IOnm或15nm。接著，外延形成具有應力的源漏區(qū)，如圖18所示。在形成的凹槽內(nèi)通過選擇性外延生長形成應力層以調(diào)節(jié)溝道應力從而提高器件性能。具體地，以上述第一種晶層，位于所述凹槽底部的第二種晶層以及所述凹槽與柵極鄰接的第三種晶層作為晶源外延生長應力層。對于pMOSFET而言，應力材料可以為SihGi5x以向溝道施加壓應力，其中Ge的原子百分比的取值范圍例如為15%至70%，如30%、40%、50%或60%。優(yōu)選地，如果需要，也可在外延SihGi5x的同時原位摻雜硼。對于nMOSFET而言，應力材料可以為Si:C以向溝道施加拉應力，其中C的原子百分比的取值范圍例如為0. 2%至2%。優(yōu)選地，如果需要，也可在 Si:C中原位摻雜磷或砷。根據(jù)本發(fā)明的該實施例，源漏區(qū)包括第一種晶層、第二種晶層、第三種晶層以及應力材料。然后，通過反應離子刻蝕去除氮化物層1004，暴露出柵極的頂部，也即暴露出第一多晶硅層1003，如圖19所示。此外，也可以同時去除氮化物層1004和氮化物隔離介質(zhì) 1011，即柵極側(cè)墻及第二淺溝槽隔離側(cè)墻。之后，形成金屬硅化物1013，如圖20的俯視圖以及圖21中沿圖20的1-1'線的剖視圖所示。使用傳統(tǒng)方法在源漏區(qū)1012以及柵極導電層(第一多晶硅層100 上形成金屬硅化物1013，例如NiPtSi。這可以采用如下方法先濺射形成薄層NiPt，300-500°C下快速熱退火形成硅化物MPtSi，隨后選擇性濕法刻蝕去除未反應的金屬，再次快速熱退火， 形成低阻態(tài)的硅化物1013。至此形成了根據(jù)本發(fā)明實施例的半導體結(jié)構(gòu)，如圖21所示。該半導體結(jié)構(gòu)包括半導體襯底1000 ；溝道區(qū)，形成于所述半導體襯底上；柵極，包括介質(zhì)層1002和導電層 1003，形成于溝道區(qū)上；源漏區(qū)1012，位于所述柵極的兩側(cè)；第一淺溝槽隔離1001，嵌于所述半導體襯底1000中，且長度方向與所述柵極長度方向平行；第二淺溝槽隔離1011，位于所述源漏區(qū)1012兩側(cè)，與所述第一淺溝槽隔離相接；所述源漏區(qū)包括相對分布于所述柵極的兩側(cè)、且與所述第二淺溝槽隔離鄰接的第一種晶層；其中，所述第二淺溝槽隔離1011的上表面高于或持平于所述源漏區(qū)1012的上表面?？蛇x地，所述源漏區(qū)1012與柵極自對準?？蛇x地，在所述第一種晶層上，所述第二淺溝槽隔離1011與源漏區(qū)1012之間通過介質(zhì)材料隔離?？蛇x地，所述介質(zhì)材料是Si3N4?？蛇x地，所述源漏區(qū)1012包含使溝道區(qū)處于應力之下的應力材料，對于pMOSFET， 所述應力材料使溝道區(qū)處于壓應力之下；對于nMOSFET，所述應力材料使溝道區(qū)處于拉應力之下?？蛇x地，對于pMOSFET，所述應力材料為Si^Gex，其中0 < χ < 1 ；對于nMOSFET， 所述應力材料為Si:C?？蛇x地，所述SihGi5xM料中，Ge的原子百分比的取值范圍為15% -70% ；所述 Si:C材料中，C的原子百分比的取值范圍為0. 2% -2%?？蛇x地，所述第二淺溝槽隔離的填充介質(zhì)是Si3N4。本發(fā)明的實施例中，第二淺溝槽隔離1010的上表面高于或持平于源漏1012的上表面，從而避免了源漏區(qū)的應力向外擴散，這增強了器件的溝道應力、提高了載流子遷移率并因此提升了器件性能。通過與柵極自對準的方式形成源漏區(qū)，能夠防止對準失誤，改善器件性能。同時， 能夠減少器件所用面積，進而降低制造成本。進一步，在所述源漏區(qū)形成應力材料，可采用外延法形成所述應力材料，使溝道區(qū)處于應力之下。例如，在pMOSFET中，所述源漏區(qū)產(chǎn)生壓應力；在nMOSFET中，所述源漏區(qū)產(chǎn)生拉應力。調(diào)節(jié)器件溝道區(qū)中的應力，從而進一步提高溝道區(qū)內(nèi)載流子的遷移率。此外，以源漏區(qū)凹槽靠近所述第二淺溝槽隔離的側(cè)壁為第一種晶層，以源漏區(qū)凹槽的底部為第二種晶層，以所述源漏區(qū)凹槽與柵極鄰接的部分為第三種晶層外延應力材料，如，SihGex,可以改善晶體質(zhì)量，在源區(qū)形成均勻一致的高質(zhì)量的單晶，從而降低源漏寄生電阻。淺溝槽隔離介質(zhì)優(yōu)選地采用氮化物，可以減少在后續(xù)的工藝處理過程中介質(zhì)的損減。另外，可以形成源漏延伸區(qū)和暈環(huán)(HALO)區(qū)，有利于進一步抑制短溝道效應。在以上的描述中，對于各層的構(gòu)圖、刻蝕等技術細節(jié)并沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過現(xiàn)有技術中的各種手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領域技術人員還可以設計出與以上描述的方法并不完全相同的方法。以上參照本發(fā)明的實施例對本發(fā)明予以了說明。但是，這些實施例僅僅是為了說明的目的，而并非為了限制本發(fā)明的范圍。本發(fā)明的范圍由所附權利要求及其等價物限定。 不脫離本發(fā)明的范圍，本領域技術人員可以做出多種替換和修改，這些替換和修改都應落在本發(fā)明的范圍之內(nèi)。
權利要求
1.一種半導體結(jié)構(gòu)，包括 半導體襯底；溝道區(qū)，形成于所述半導體襯底中；柵極，包括介質(zhì)層和導電層，形成于所述溝道區(qū)上方；源漏區(qū)，位于所述柵極的兩側(cè)；第一淺溝槽隔離，嵌于所述半導體襯底中，且長度方向與所述柵極長度方向平行； 第二淺溝槽隔離，位于所述源漏區(qū)兩側(cè)，與所述第一淺溝槽隔離相接， 其中，所述源漏區(qū)包括相對分布于所述柵極的兩側(cè)、且與所述第二淺溝槽隔離鄰接的第一種晶層，所述第二淺溝槽隔離的上表面高于或持平于所述源漏區(qū)的上表面。
2.根據(jù)權利要求1所述的半導體結(jié)構(gòu)，其中，所述源漏區(qū)與柵極自對準。
3.根據(jù)權利要求1所述的半導體結(jié)構(gòu)，其中，在所述第一種晶層上，所述第二淺溝槽隔離與源漏區(qū)之間通過介質(zhì)材料隔離。
4.根據(jù)權利要求3所述的半導體結(jié)構(gòu)，其中，所述介質(zhì)材料是Si3N4。
5.根據(jù)權利要求1所述的半導體結(jié)構(gòu)，其中，所述源漏區(qū)包含向溝道區(qū)施加應力的應力材料，對于P型金屬氧化物半導體場效應晶體管PM0SFET，所述應力材料向溝道區(qū)施加壓應力；對于η型金屬氧化物半導體場效應晶體管nMOSFET，所述應力材料向溝道區(qū)施加拉應力。
6.根據(jù)權利要求5所述的半導體結(jié)構(gòu)，其中，對于pMOSFET，所述應力材料為SihGex, 其中0 < χ < 1 ；對于nMOSFET，所述應力材料為Si:C。
7.根據(jù)權利要求6所述的半導體結(jié)構(gòu)，其中，所述SihGe5xM料中，Ge的原子百分比的取值范圍為15% -70% ；所述Si:C材料中，C的原子百分比的取值范圍為0. 2% -2%。
8.根據(jù)權利要求1所述的半導體結(jié)構(gòu)，其中，所述第二淺溝槽隔離的填充介質(zhì)是Si3N4。
9.一種半導體結(jié)構(gòu)的制造方法，其特征在于，包括 提供半導體襯底；形成第一淺溝槽隔離、第二淺溝槽隔離；形成柵極，包括介質(zhì)層和導電層，且柵極長度方向與第一淺溝槽隔離長度方向平行； 在所述柵極兩側(cè)形成源漏區(qū)，所述源漏區(qū)包括相對分布于所述柵極的兩側(cè)、且與所述第二淺溝槽隔離鄰接的第一種晶層；所述第二淺溝槽隔離相對分布于所述源漏區(qū)兩側(cè)，與所述第一淺溝槽隔離相接，其中， 所述第二淺溝槽隔離的上表面高于或持平于所述源漏區(qū)的上表面。
10.根據(jù)權利要求9所述的方法，其特征在于，形成源漏區(qū)的步驟包括以所述柵極的側(cè)墻和第二淺溝槽隔離的側(cè)墻為界，向下刻蝕所述柵介質(zhì)層和半導體襯底，以形成源漏區(qū)凹槽；以所述第一種晶層，以所述源漏區(qū)凹槽的底部為第二種晶層，以所述源漏區(qū)凹槽與柵極鄰接的部分為第三種晶層，外延應力材料。
11.根據(jù)權利要求10所述的方法，其中，在形成源漏區(qū)凹槽之前形成柵極之后還包括 形成源漏延伸區(qū)和暈環(huán)。
12.根據(jù)權利要求11所述的方法，其中，對于ρ型金屬氧化物半導體場效應晶體管 pMOSFET，注入B、BF2、In中一種或其組合形成源漏延伸區(qū)；對于η型金屬氧化物半導體場效應晶體管nMOSFET，注入As、P中的一種或其組合形成源漏延伸區(qū)。
13.根據(jù)根據(jù)權利要求11所述的方法，其中，對于pMOSFET，注入As、P中一種或其組合形成源漏暈環(huán)區(qū)；對于nMOSFET，注入B、BF2、In中的一種或其組合形成源漏暈環(huán)區(qū)。
14.根據(jù)權利要求10所述的方法，其中，對于pMOSFET，所述應力材料向溝道區(qū)施加壓應力；對于nMOSFET，所述應力材料向溝道區(qū)施加拉應力。
15.根據(jù)權利要求14所述的方法，其中，對于pMOSFET，所述應力材料為SipxGex，其中 0 < χ < 1 ；對于nMOSFET，所述應力材料為Si:C。
16.根據(jù)權利要求15所述的方法，其中，所述SihGe5xM料中，Ge的原子百分比的取值范圍為15% -70% ；所述Si C材料中，C的原子百分比的取值范圍為0. 2% -2%。
17.根據(jù)權利要求10所述的方法，其中，在外延應力材料的同時進行源漏區(qū)原位摻雜。
18.根據(jù)權利要求17所述的方法，其中，對于pMOSFET，外延SihGi5x的同時原位摻雜 B ；對于nMOSFET，外延Si:C的同時原位摻雜P。
19.根據(jù)權利要求9所述的方法，其中，所述第二淺溝槽隔離的填充介質(zhì)是Si3N4。
全文摘要
本申請公開了一種半導體結(jié)構(gòu)及其制造方法。本發(fā)明能夠增強溝道區(qū)應力，從而提高載流子遷移率，改善器件性能，同時能夠減少器件所用面積，進而降低制造成本。本發(fā)明的半導體結(jié)構(gòu)包括半導體襯底；溝道區(qū)，形成于所述半導體襯底中；柵極，包括介質(zhì)層和導電層，形成于溝道區(qū)上方；源漏區(qū)，位于所述柵極的兩側(cè)；第一淺溝槽隔離，嵌于所述半導體襯底中，且長度方向與所述柵極長度方向平行；第二淺溝槽隔離，位于所述源漏區(qū)兩側(cè)，與所述第一淺溝槽隔離相接；其中，所述源漏區(qū)包括相對分布于所述柵極的兩側(cè)、且與所述第二淺溝槽隔離鄰接的第一種晶層；所述第二淺溝槽隔離的上表面高于或持平于所述源漏區(qū)的上表面。
文檔編號H01L29/78GK102386226SQ201010269260
公開日2012年3月21日 申請日期2010年8月31日 優(yōu)先權日2010年8月31日
發(fā)明者尹海洲, 朱慧瓏, 鐘匯才, 駱志炯 申請人:中國科學院微電子研究所