專利名稱：半導(dǎo)體器件及半導(dǎo)體器件制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及半導(dǎo)體器件制造方法，具體涉及含有場(chǎng)效應(yīng)晶體管的半 導(dǎo)體器件及該半導(dǎo)體器件的制造方法。
背景技術(shù)：
近些年來，對(duì)于減小場(chǎng)效應(yīng)晶體管的柵極長(zhǎng)度的技術(shù)障礙逐漸增多。為了緩解這 種情形，人們把注意力集中于高遷移率溝道材料，例如，應(yīng)變Si、SiGe、Ge等。另外，已知的 是當(dāng)減小柵極長(zhǎng)度時(shí)，在晶體管的工作速度方面，在源極端處的載流子注入速度比載流子 遷移率更為重要。在JP-A-2004_39762(專利文獻(xiàn)1)所披露的晶體管中，就源極端而言，當(dāng)使載流子 從Si層區(qū)域移動(dòng)至SihGexU = 0 1)層區(qū)域時(shí)，導(dǎo)體與價(jià)帶之間的帶隙變窄，因而會(huì)增 大載流子注入速度。專利文獻(xiàn)1披露了即使當(dāng)柵極長(zhǎng)度較短時(shí)，由于載流子注入速度的增 大，因而仍能夠提高晶體管的工作速度。在JP-A-2005_209980(專利文獻(xiàn)2)中也披露了具有相同結(jié)構(gòu)的晶體管。在專利 文獻(xiàn)2中，由于當(dāng)溝道和源極/漏極區(qū)域均由SiGe制成時(shí)難以控制雜質(zhì)擴(kuò)散，因此，延伸部 分和深的源極/漏極區(qū)域全都用Si層制成。專利文獻(xiàn)2披露了根據(jù)該結(jié)構(gòu)，在維持了對(duì)源 極/漏極區(qū)域中的雜質(zhì)擴(kuò)散的控制性的同時(shí)，能夠改善溝道遷移率。在JP-A-3_280437(專利文獻(xiàn)3)所披露的晶體管中，通過Ge離子注入在Si層中 形成SiGe層，并且溝道區(qū)域具有如下的結(jié)構(gòu)該結(jié)構(gòu)中，層疊有柵極氧化物膜、Si層和SiGe 層。根據(jù)該結(jié)構(gòu)，在形成了均勻的柵極氧化物膜的同時(shí)，使載流子在具有窄帶隙和高遷移率 的SiGe層中移動(dòng)，從而改善晶體管特性。這種晶體管被稱為SiGe溝道晶體管。在JP-A-5_112491(專利文獻(xiàn)4)中披露了雙柵極晶體管，在該雙柵極晶體管中，載 流子在SiGe層中移動(dòng)。這種晶體管與專利文獻(xiàn)3相似也是SiGe溝道晶體管。在JP-A-2001_291864(專利文獻(xiàn)5)中披露的晶體管通過在溝道區(qū)域中形成拉伸 應(yīng)變SiGe并以均衡方式改善NMOS和PMOS的驅(qū)動(dòng)電流來改善CMOS的特性。在專利文獻(xiàn)5 中披露的晶體管也是SiGe溝道晶體管。就拉伸Si的情況而言，NMOS中的驅(qū)動(dòng)電流的提高是由Si制成的MISFET中驅(qū)動(dòng) 電流的1. 7倍；而PMOS中的驅(qū)動(dòng)電流的提高是由Si制成的MISFET中驅(qū)動(dòng)電流的1. 4倍。 結(jié)果，NMOS與PMOS之間的不均衡性進(jìn)一步增大了。因此，必須提高PMOS的驅(qū)動(dòng)電流的改 善率。當(dāng)采用拉伸SiGe時(shí)，在具有較高Ge濃度的區(qū)域中，遷移率的改進(jìn)率高于拉伸Si情 況下的改進(jìn)率，因此，能夠改善CMOS特性。
然而，專利文獻(xiàn)1中所披露的晶體管具有其中SiGe區(qū)域延伸至柵極端部的結(jié)構(gòu)。 通常，將延伸雜質(zhì)設(shè)計(jì)成進(jìn)入到柵極的內(nèi)側(cè)從而形成重疊區(qū)域。也就是說，在專利文獻(xiàn)1的 晶體管結(jié)構(gòu)中，在SiGe區(qū)域中形成了源極/漏極接合部，因此，難以抑制由于比Si的情況 更窄的帶隙所造成的接合部泄漏。結(jié)果，接合部泄漏會(huì)導(dǎo)致截止漏電流增大，并且作為L(zhǎng)ST 的特性將會(huì)劣化。專利文獻(xiàn)2的晶體管具有的結(jié)構(gòu)為該結(jié)構(gòu)中，從雜質(zhì)分布的控制性來看，柵極被 布置在預(yù)先形成的SiGe區(qū)域的外側(cè)以使雜質(zhì)不會(huì)進(jìn)入到SiGe區(qū)域中。在專利文獻(xiàn)2中， 延伸部分的耗盡層可能進(jìn)入到SiGe區(qū)域中。關(guān)于這一點(diǎn)，可能發(fā)生與專利文獻(xiàn)1相似的接 合部泄漏。另外，在制造工序中，是在形成SiGe區(qū)域之后形成柵極的，因而該制造工序不能 自對(duì)準(zhǔn)。結(jié)果，源極/漏極接合部不會(huì)總是形成在SiGe區(qū)域的外側(cè)，并且可能會(huì)以與專利 文獻(xiàn)1相同的方式發(fā)生接合部泄漏。在專利文獻(xiàn)3 5的情況下，總體來說源極/漏極區(qū)域均為SiGe區(qū)域，且晶體管 具有比專利文獻(xiàn)1更易發(fā)生接合部泄漏的結(jié)構(gòu)，這會(huì)導(dǎo)致關(guān)斷狀態(tài)漏電流(off-leakage current)的增大。

發(fā)明內(nèi)容
本發(fā)明的目的是期望提供一種在抑制了接合部泄漏的同時(shí)能夠?qū)崿F(xiàn)載流子遷移 率的提高以及溝道中載流子速度的增大的晶體管。本發(fā)明實(shí)施例提供了一種半導(dǎo)體器件，其包括半導(dǎo)體基板，在該半導(dǎo)體基板中， 在溝道形成區(qū)域中埋置有沿溝道方向具有第一寬度的SiGe層；柵極絕緣膜，它形成在所述 溝道形成區(qū)域上；柵極電極，它形成在所述柵極絕緣膜上并具有從所述SiGe層的形成區(qū)域 伸出的區(qū)域，所述柵極電極具有比所述第一寬度寬的第二寬度；以及源極/漏極區(qū)域，它 們具有形成在夾著所述溝道形成區(qū)域的半導(dǎo)體基板上的延伸區(qū)域，由此形成了場(chǎng)效應(yīng)晶體 管，其中，所述延伸區(qū)域與所述SiGe層是分離的，使得從所述延伸區(qū)域與所述半導(dǎo)體基板 之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。在上述本發(fā)明實(shí)施例的半導(dǎo)體器件中，在所述半導(dǎo)體基板的所述溝道形成區(qū)域中 埋置有沿溝道方向具有第一寬度的所述SiGe層，在所述溝道形成區(qū)域上形成有所述柵極 絕緣膜，在所述柵極絕緣膜上形成有所述柵極電極，所述柵極電極具有從所述SiGe層的形 成區(qū)域伸出的所述區(qū)域，所述柵極電極具有比所述第一寬度寬的第二寬度，并且，所述源極 /漏極區(qū)域具有在夾著所述溝道形成區(qū)域的所述半導(dǎo)體基板上的延伸區(qū)域，由此形成了場(chǎng) 效應(yīng)晶體管。此處，所述延伸區(qū)域與所述SiGe層是分離的，使得從所述延伸區(qū)域與所述半導(dǎo)體 基板之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。本發(fā)明另一實(shí)施例提供了一種半導(dǎo)體器件制造方法，其包括以下步驟在包括溝 道形成區(qū)域的半導(dǎo)體基板上形成偽柵極絕緣膜和偽柵極電極；在所述偽柵極電極的兩側(cè)形 成偏移間隔部；通過將所述偏移間隔部和所述偽柵極電極作為掩模，在所述半導(dǎo)體基板上 形成延伸區(qū)域；在所述偏移間隔部的兩側(cè)形成側(cè)壁間隔部；通過將所述側(cè)壁間隔部、所述 偏移間隔部以及所述偽柵極電極用作掩模，在所述半導(dǎo)體基板上形成源極/漏極區(qū)域；形 成覆蓋所述偽柵極電極的絕緣膜；除去所述絕緣膜，直至所述偽柵極電極從所述絕緣膜的上表面露出為止；通過除去所述偽柵極電極和所述偽柵極絕緣膜，形成柵極電極用凹槽； 在所述半導(dǎo)體基板的位于所述柵極電極用凹槽的底部處的表面上形成SiGe層埋置用凹 部；在所述SiGe層埋置用凹部中形成沿溝道方向具有第一寬度的SiGe層；除去所述偏移 間隔部；在除去了所述偏移間隔部的所述柵極電極用凹槽的底部處的所述SiGe層上形成 柵極絕緣膜；以及以填充所述柵極電極用凹槽的方式，在所述柵極絕緣膜上形成具有比所 述第一寬度寬的第二寬度的柵極電極，由這些步驟形成了場(chǎng)效應(yīng)晶體管。其中在形成所述 SiGe層的步驟中，所述延伸區(qū)域與所述SiGe層被形成得是彼此分離的，使得從所述延伸區(qū) 域與所述半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。在上述本發(fā)明實(shí)施例的半導(dǎo)體器件制造方法中，在包括所述溝道形成區(qū)域的所述 半導(dǎo)體基板上形成所述偽柵極絕緣膜和所述偽柵極電極；在所述偽柵極電極的兩側(cè)形成所 述偏移間隔部；通過將所述偏移間隔部和所述偽柵極電極作為掩模，在所述半導(dǎo)體基板上 形成所述延伸區(qū)域；在所述偏移間隔部的兩側(cè)形成所述側(cè)壁間隔部；并且，通過將所述側(cè) 壁間隔部、所述偏移間隔部以及所述偽柵極電極用作掩模，在所述半導(dǎo)體基板上形成所述 源極/漏極區(qū)域。接著，形成覆蓋所述偽柵極電極的所述絕緣膜；除去所述絕緣膜，直至所 述偽柵極電極從所述絕緣膜的上表面露出為止；并且，通過除去所述偽柵極電極和所述偽 柵極絕緣膜，形成所述柵極電極用凹槽。隨后，在所述半導(dǎo)體基板的位于所述柵極電極用 凹槽底部處的表面上形成所述SiGe層埋置用凹部；在所述SiGe層埋置用凹部中形成沿所 述溝道方向具有第一寬度的SiGe層；除去所述偏移間隔部；在除去了所述偏移間隔部的所 述柵極電極用凹槽的底部處的所述SiGe層上形成所述柵極絕緣膜；并且，以填充所述柵極 電極用凹槽的方式，在所述柵極絕緣膜上形成所述柵極電極，所述柵極電極具有在從所述 SiGe層伸出的區(qū)域處比所述第一寬度寬的第二寬度。以如上方式，形成了場(chǎng)效應(yīng)晶體管。 此處，在形成所述SiGe層的步驟中，將所述延伸區(qū)域與所述SiGe層形成得彼此分 離，使得從所述延伸區(qū)域與所述半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。本發(fā)明又一實(shí)施例提供了一種半導(dǎo)體器件制造方法，其包括以下步驟在夾著半 導(dǎo)體基板的要成為溝道形成區(qū)域的區(qū)域的兩個(gè)區(qū)域處，形成包括延伸區(qū)域的源極/漏極區(qū) 域；在所述半導(dǎo)體基板的要成為所述溝道形成區(qū)域的區(qū)域處，以埋置在該區(qū)域中的方式形 成沿溝道方向具有第一寬度的SiGe層；在所述溝道形成區(qū)域上形成柵極絕緣膜；以及在所 述柵極絕緣膜上形成具有比所述第一寬度寬的第二寬度的柵極電極。由這些步驟形成了場(chǎng) 效應(yīng)晶體管。其中在形成所述SiGe層的步驟中，所述延伸區(qū)域與所述SiGe層被形成得是 彼此分離的，使得從所述延伸區(qū)域與所述半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá) 所述SiGe層。本發(fā)明實(shí)施例的半導(dǎo)體器件能夠在MOS場(chǎng)效應(yīng)晶體管中抑制了接合部泄漏的同 時(shí)，實(shí)現(xiàn)載流子遷移率的提高以及溝道中載流子速度的增大。本發(fā)明實(shí)施例的半導(dǎo)體器件制造方法能夠形成這樣的MOS場(chǎng)效應(yīng)晶體管該MOS 場(chǎng)效應(yīng)晶體管在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道中載流 子速度的增大。


圖1為本發(fā)明第一實(shí)施例的半導(dǎo)體器件的示意性平面圖。圖2A為第一實(shí)施例的半導(dǎo)體器件的剖面圖；圖2B為圖2A的一部分的放大圖。圖3為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件的能帶的圖。圖4A和圖4B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖5A和圖5B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖6A和圖6B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖7A和圖7B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖8A和圖8B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖9A和圖9B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖IOA和圖IOB為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖IlA和圖IlB為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖12A和圖12B為顯示了本發(fā)明第一實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖13為本發(fā)明第二實(shí)施例的半導(dǎo)體器件的剖面圖。圖14A和圖14B為顯示了本發(fā)明第二實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖15A和圖15B為顯示了本發(fā)明第二實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖16A和圖16B為顯示了本發(fā)明第二實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖17A為第三實(shí)施例的半導(dǎo)體器件的剖面圖；圖17B為圖17A的一部分的放大圖。圖18A和圖18B為顯示了本發(fā)明第三實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖19A為第四實(shí)施例的半導(dǎo)體器件的剖面圖；圖19B為圖19A的一部分的放大圖。圖20A為第五實(shí)施例的半導(dǎo)體器件的剖面圖；圖20B為圖20A的一部分的放大圖。圖21A和圖21B為顯示了本發(fā)明第五實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖22為本發(fā)明第六實(shí)施例的半導(dǎo)體器件的剖面圖。圖23A和圖23B為顯示了本發(fā)明第六實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。
圖24A和圖24B為顯示了本發(fā)明第六實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖25為本發(fā)明第七實(shí)施例的半導(dǎo)體器件的剖面圖。圖26A 圖26C為顯示了本 發(fā)明第七實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面圖。圖27為本發(fā)明第八實(shí)施例的半導(dǎo)體器件的剖面圖。圖28A和圖28B為顯示了本發(fā)明第八實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖29A和圖29B為顯示了本發(fā)明第八實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖30A和圖30B為顯示了本發(fā)明第八實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖31為本發(fā)明第九實(shí)施例的半導(dǎo)體器件的剖面圖。圖32A 圖32C為顯示了本發(fā)明第九實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖33A和圖33B為顯示了本發(fā)明第九實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖34A和圖34B為顯示了本發(fā)明第九實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。圖35A和圖35B為顯示了本發(fā)明第九實(shí)施例的半導(dǎo)體器件制造方法的工序的剖面 圖。
具體實(shí)施例方式下面參照附圖對(duì)本發(fā)明的半導(dǎo)體器件及半導(dǎo)體器件制造方法的實(shí)施例進(jìn)行說明。該說明按以下順序進(jìn)行。1.第一實(shí)施例(本發(fā)明各實(shí)施例的整體結(jié)構(gòu))2.第二實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，柵極電極由難熔金屬硅化物和多晶硅制 成)3.第三實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，SiGe層的沿溝道方向的寬度隨著距基板表 面的深度加深而變寬)4.第四實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，Ge濃度從SiGe層的位于源極/漏極區(qū)域 側(cè)的端部朝SiGe層的中央方向增大)5.第五實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，SiGe層的上表面具有凸部并且Ge濃度從 SiGe層的埋置在半導(dǎo)體基板中的部分朝該凸部的方向增大)6.第六實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，在源極/漏極區(qū)域的表層部分處埋置有源 極/漏極用SiGe層)7.第七實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，在SiGe層用凹部中形成有Si層和SiGe 層)8.第八實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，CMOS中的柵極電極材料互不相同)9.第九實(shí)施例(在該實(shí)施例的結(jié)構(gòu)中，對(duì)CMOS中的NMOS施加了拉伸應(yīng)變)
第一實(shí)施例半導(dǎo)體器件的布局圖1為本實(shí)施例的半導(dǎo)體器件的示意性平面圖。本實(shí)施例的半導(dǎo)體器件為P溝道 型MOS場(chǎng)效應(yīng)晶體管(在以下的說明中稱為PM0S)。在由η型硅(Si)制成的半導(dǎo)體基板或該半導(dǎo)體基板的η阱中，在溝道形成區(qū)域CH 中埋置有沿溝道方向具有第一寬度的η型SiGe層。在溝道形成區(qū)域上形成有柵極絕緣膜，然后形成有柵極電極G，該柵極電極G具有 從SiGe層的形成區(qū)域伸出的區(qū)域，且該柵極電極G具有比第一寬度寬的第二寬度。在夾著溝道形成區(qū)域CH的兩側(cè)半導(dǎo)體基板上形成有具有ρ型延伸區(qū)域的ρ型源 極/漏極區(qū)域SD。在附圖中，沒有對(duì)具有延伸區(qū)域的源極/漏極區(qū)域進(jìn)行區(qū)分。采用上述方式，形成了 PMOS。在本實(shí)施例的半導(dǎo)體器件中，延伸區(qū)域與SiGe層是彼此分離的，使得從源極/漏 極區(qū)域SD中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe 層。在附圖中，源極/漏極區(qū)域SD中所包含的延伸區(qū)域的位于溝道形成區(qū)域側(cè)的端部E充 分離開SiGe層，這代表了其中耗盡層不會(huì)到達(dá)SiGe層的布局。半導(dǎo)體器件的剖面結(jié)構(gòu)圖2Α為本實(shí)施例的半導(dǎo)體器件的剖面圖，并且圖2Β為圖2Α的一部分的放大圖， 該部分即是在延伸區(qū)域、柵極電極及SiGe層附近的部分。例如，在具有溝道形成區(qū)域且由η型硅(Si)制成的半導(dǎo)體基板10中或在該半 導(dǎo)體基板10的η阱中，形成有通過用于隔離活性區(qū)域的淺溝槽隔離(shallow trench isolation, STI)方法獲得的元件隔離絕緣膜11。在半導(dǎo)體基板10的溝道形成區(qū)域中形 成有SiGe層埋置用凹部10a，并且在該凹部IOa中埋置有沿溝道方向具有第一寬度的η型 SiGe 層 15。另外，例如，在夾著要成為溝道形成區(qū)域的SiGe層15這個(gè)區(qū)域的兩側(cè)區(qū)域中，在 半導(dǎo)體基板10上形成有由氮化硅膜等制成的一對(duì)側(cè)壁間隔部24。例如，在這對(duì)側(cè)壁間隔部24之間的區(qū)域是柵極電極用凹槽“Α”。由介電常數(shù)比氧 化硅高的諸如氧化鉿或氧化鋁等所謂高k膜制成的柵極絕緣膜28被形成得覆蓋著柵極電 極用凹槽“A”的包含其底部的內(nèi)壁表面。例如，由金屬材料等制成的柵極電極29被形成得埋置在位于柵極絕緣膜28上方 的柵極電極用凹槽“A”中。柵極電極29由選自下組中的金屬制成該組包括鎢、鉿、鉭、鈦、 鉬、釕、鎳和鉬，或者由包含這些金屬的合金制成，或者由這些金屬的化合物制成。另外，例如，在半導(dǎo)體基板10上的夾著要成為溝道形成區(qū)域的SiGe層15的兩側(cè) 區(qū)域(這些區(qū)域包括位于側(cè)壁間隔部24下方的至少一部分)處形成有包括ρ型延伸區(qū)域 12的ρ型源極/漏極區(qū)域13。在源極/漏極區(qū)域13的表層部分處形成有由NiSi等制成的難熔金屬硅化物層 14。以上述方式形成了 PM0S。另外，層疊由氧化硅制成的第一層間絕緣膜26和第二層間絕緣膜30，使它們覆蓋 PMOS0
以貫穿第一層間絕緣膜26及第二層間絕緣膜30的方式，形成到達(dá)與源極/漏極 區(qū)域13相連的難熔金屬硅化物層14的開口及到達(dá)柵極電極29的開口，并且在上述這些開 口中填埋由諸如金屬等導(dǎo)電材料制成的插塞31。在第二層間絕緣膜30上形成由導(dǎo)電材料 制成且與插塞31相連的上層布線32。在本實(shí)施例中，如圖2B所示，延伸區(qū)域12例如具有進(jìn)入到柵極電極29下方的重
疊區(qū)域。能帶的說明本發(fā)明實(shí)施例的半導(dǎo)體器件能夠?qū)崿F(xiàn)MOS場(chǎng)效應(yīng)晶體管中的載流子遷移率的提 高以及溝道中載流子速度的增大。參照?qǐng)D3來說明上述優(yōu)點(diǎn)。圖3為顯示了本實(shí)施例的半導(dǎo)體器件的能帶的圖。該 附圖代表了在對(duì)柵極電極施加電壓時(shí)所獲得的能帶結(jié)構(gòu)。在圖3中，顯示了作為Si的價(jià)帶的VB(Si)、作為SiGe的價(jià)帶的VB(SiGe)以及作 為Si的導(dǎo)帶的CB(Si)。在本實(shí)施例的PMOS中，源極/漏極區(qū)域由硅(Si)制成，而溝道形成區(qū)域CH由SiGe 制成。上述兩價(jià)帶中的能級(jí)具有其中VB(Si)和VB(SiGe)平滑連接的形狀。圖3中的虛線“a”表示專利文獻(xiàn)3等所披露的相關(guān)技術(shù)中的SiGe溝道晶體管的 價(jià)帶的能級(jí)。當(dāng)與僅由Si制成的晶體管相比時(shí)，在由X表示的位置處帶隙減小并且能勢(shì)急 劇變化，因此，在該處載流子注入速度增大。另一方面，在本實(shí)施例的晶體管中，將柵極電極形成得具有在從SiGe層形成區(qū)域 伸出的區(qū)域處比SiGe層的第一寬度寬的第二寬度。另外，將該晶體管形成為這樣從源極 /漏極區(qū)域中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe 層。對(duì)應(yīng)地，通過圖3中的實(shí)線“b”顯示了本實(shí)施例的晶體管的價(jià)帶的能級(jí)。具體地，將相 關(guān)技術(shù)中的由“X”表示的能級(jí)改進(jìn)為由“Y”表示的能級(jí)。根據(jù)上述內(nèi)容，本實(shí)施例的半導(dǎo)體器件能夠在抑制了 MOS場(chǎng)效應(yīng)晶體管中因窄帶 隙造成的接合部泄漏的同時(shí)，實(shí)現(xiàn)載流子遷移率的提高和溝道中載流子速度的增大。結(jié)果， 能夠改善晶體管的驅(qū)動(dòng)電流。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，如圖4A所示，利用STI方法在由Si制成的半導(dǎo)體基板10中圖形化地形成 元件隔離絕緣膜11，從而隔離出具有大約100 200nm膜厚度的活性區(qū)域。例如，在半導(dǎo)體基板10上沉積具有大約IOnm厚度的氧化硅，并沉積具有大約20nm 厚度的氮化硅，并且將它們圖形化成元件隔離絕緣膜的圖形，隨后，在半導(dǎo)體基板10中形 成元件隔離用凹槽。接著，例如，在800°C下進(jìn)行大約20分鐘的熱處理來使元件隔離用凹槽的表面 氧化，并且通過化學(xué)氣相沉積(Chemical Vapor Deposition, CVD)等在整個(gè)表面上沉積 氧化硅來埋置元件隔離用凹槽。該氧化硅膜可以由利用高密度等離子體(High Density Plasma, HDP)而得到的氧化硅膜形成，或者由利用O3-TEOS(正硅酸乙酯)通過高縱寬比平 坦化工藝(high aspect ratio ρ lanari ζ at ion，HARP)而得到的氧化硅膜形成。接著，通過化學(xué)機(jī)械研磨(Chemical Mechanical Polishing，CMP)進(jìn)行平坦化，并且利用熱磷酸除去氮化硅膜。以上述方式形成了元件隔離絕緣膜11。接著，進(jìn)行用于阱和溝道的離子注入。在附圖中顯示了 PMOS區(qū)域，例如，在500keV下以3. 0 X IO1Vcm2的劑量注入P (磷) 作為阱，并且在50keV下以6.0X1012/cm2的劑量注入P(磷)作為溝道。當(dāng)在未顯示的區(qū) 域處形成NMOS時(shí)，例如，在230keV下以2. OX 1013/Cm2的劑量注入B (硼)作為阱，并且在 20keV下以1.0X1013/Cm2的劑量注入B(硼)作為溝道。接著，在使用氫氟酸除去上述氧化硅膜之后，如圖4B所示，通過熱氧化等方法形 成具有大約3 5nm厚度的氧化硅膜以形成偽柵極絕緣膜20。接著，利用CVD方法等沉積 多晶硅，通過對(duì)多晶硅進(jìn)行蝕刻形成了偽柵極電極21，然后將硬掩模22形成為柵極電極的 圖形。接著，如圖5A所示，例如通過CVD方法在整個(gè)表面上沉積具有4 Snm厚度的氧 化硅并且在整個(gè)表面上對(duì)該氧化硅進(jìn)行回蝕，從而在偽柵極電極21的兩側(cè)形成偏移間隔 部23。接著，例如將偏移間隔部23以及硬掩模22 (或偽柵極電極21)作為掩模，將雜質(zhì) 離子注入到活性區(qū)域中，從而形成了袋層(大角度(Halo)注入；未示出)，并在半導(dǎo)體基板 10中形成了延伸區(qū)域12。在附圖中顯示了 PMOS區(qū)域，例如，在50keV下以2. 0 X IO1Vcm2的劑量注入As (砷) 作為袋狀層，并在1.5keV下以6.0X1014/cm2的劑量注入BF2(氟化硼)作為延伸區(qū)域。當(dāng) 在未顯示的區(qū)域中形成NMOS時(shí)，例如，在40keV下以Z-OXlO1Vcm2的劑量注入BF2 (氟化 硼)作為袋狀層，并在1.5keV下以6.0X1014/cm2的劑量注入As(砷)作為延伸區(qū)域。接著，如圖5B所示，通過CVD方法在整個(gè)表面上沉積例如具有20nm厚度的氮化 硅，并且進(jìn)一步沉積具有35nm厚度的氧化硅，隨后，在整個(gè)表面上進(jìn)行回蝕。該處理的結(jié)果 是，在偏移間隔部23的兩側(cè)形成了由氮化硅制成的側(cè)壁間隔部24以及由氧化硅制成的側(cè) 壁間隔部25。側(cè)壁間隔部也可以是由氧化硅膜、氮化硅膜和氧化硅膜依次層疊而得到的三 層層疊絕緣膜。接著，如圖6A所示，例如將側(cè)壁間隔部(24和25)、偏移間隔部23以及硬掩模 22(或偽柵極電極21)用作掩模，將雜質(zhì)離子注入到活性區(qū)域中。例如，在4. OkeV下以 4. OX IO1Vcm2的劑量注入B(硼)。當(dāng)在未顯示的區(qū)域中形成NMOS時(shí)，例如，在20keV下以 4.0X1013/Cm2的劑量注入P(磷)。上述的結(jié)果是，在半導(dǎo)體基板10中，形成了與延伸區(qū)域12相連的源極/漏極區(qū)域 13。之后，為了激活雜質(zhì)，進(jìn)行尖峰快速熱退火(RTA)處理(1030 1070°C )的熱處理。接著，如圖6B所示，例如，通過稀氫氟酸(diluted hydrofluoric acid，DHF)的預(yù) 處理，利用濺射法在整個(gè)表面上沉積具有2 8nm膜厚度的難熔金屬(例如鎳、鈷或鉬等)。 接著，對(duì)其中有該難熔金屬與源極/漏極區(qū)域表面上的硅相接觸的區(qū)域進(jìn)行硅化物化處理 (silicide)，從而形成難熔金屬硅化物層14。之后，除去沒有反應(yīng)的難熔金屬。此處，在DHF處理過程中除去由氧化硅制成的側(cè)壁間隔部25。下面，對(duì)僅保留了由氮化硅制成的側(cè)壁間隔部24的情況進(jìn)行說明。接著，如圖7A所示，例如通過CVD方法等在整個(gè)表面上沉積具有150 200nm厚 度的氧化硅使其覆蓋硬掩模層22 (或偽柵極電極21)，從而形成第一層間絕緣膜26。接著，如圖7B所示，例如使用CMP方法從上表面進(jìn)行研磨，直至露出偽柵極電極21 的表面為止。接著，如圖8A所示，例如，通過干式蝕刻處理除去偽柵極電極21。上述蝕刻應(yīng)該滿足這樣的蝕刻條件它相對(duì)于由氧化硅制成的偽柵極絕緣膜具有 足夠的選擇比。此時(shí)，偽柵極絕緣膜20的膜厚度是能夠耐得住干式蝕刻的膜厚度，因此，不 會(huì)損壞半導(dǎo)體基板10。接著，如圖8B所示，例如使用氫氟酸除去偽柵極絕緣膜20和偏移間隔部23。以上述方式，在成對(duì)的偏移間隔部24之間的區(qū)域中形成了柵極電極用凹槽“A”。接著，如圖9A所示，例如通過CVD方法在整個(gè)表面上沉積具有2 6nm厚度的氮 化硅(SiN)、包含硼的氮化硅(SiBN)或者包含碳的氮化硅(SiCN)，并在整個(gè)表面上對(duì)該沉 積層進(jìn)行回蝕。作為該處理的結(jié)果，在柵極電極用凹槽“A”內(nèi)側(cè)的壁面上形成了偏移間隔部27， 它用于僅對(duì)在延伸區(qū)域處的雜質(zhì)沒有擴(kuò)散到此的溝道區(qū)域中的硅進(jìn)行蝕刻。在上述工藝之后，進(jìn)行用于SiGe外延生長(zhǎng)的且利用氫氟酸來實(shí)現(xiàn)的預(yù)處理工序， 并且可使用耐得住氫氟酸的氮化硅膜、包含硼的氮化硅膜或者包含碳的氮化硅膜。必須將 偏移間隔部27的膜厚度控制為大約2 6nm，以便僅僅蝕刻必要區(qū)域處的硅。接著，如圖9B所示，例如將偏移間隔部27用作掩模，僅對(duì)延伸區(qū)域的雜質(zhì)沒有擴(kuò) 散到此的溝道區(qū)域中的硅進(jìn)行蝕刻，從而形成SiGe層埋置用凹部10a。SiGe層埋置用凹部 IOa具有第一寬度。SiGe層埋置用凹部IOa的深度為大約5 20nm。SiGe層埋置用凹部IOa可形成 得使得至少，有載流子遷移的反轉(zhuǎn)層(inversion layer)區(qū)域要作為該SiGe層。接著，如圖IOA所示，例如在通過氫氟酸進(jìn)行預(yù)處理之后，進(jìn)行外延生長(zhǎng)，從而以 埋置在SiGe層埋置用凹部IOa中的方式形成SiGe層15。SiGe層15沿溝道方向具有第一 寬度。按組分能夠?qū)iGe層表示為SihGexU = 0 1)，其中能夠自由地改變Ge濃度。接著，如圖IOB所示，例如使用熱磷酸除去由氮化硅膜、SiBN膜或者包含碳的氮化 硅(SiCN)制成的偏移間隔部27。此時(shí)，優(yōu)選僅除去所形成的偏移間隔部27。例如，當(dāng)偏移 間隔部27的膜厚度為4nm時(shí)，進(jìn)行使用熱磷酸除去恰好4nm的氮化硅或SiBN的處理。上述處理的結(jié)果是使柵極電極用凹槽“A”中的半導(dǎo)體基板10表面再次露出。接著，如圖1IA所示，例如在整個(gè)表面上形成由諸如氧化鉿或者氧化鋁等高k膜制 成的柵極絕緣膜28，使其覆蓋位于已除去了偏移間隔部27的柵極電極用凹槽“A”的底部處 的SiGe層的表面。接著，如圖IlB所示，例如使用濺射法或CVD法以填充柵極電極用凹槽“A”的方式， 在柵極絕緣膜28上形成具有第二寬度的柵極電極29，該第二寬度是在從SiGe層形成區(qū)域 伸出的區(qū)域處比第一寬度寬。柵極電極29例如由氮化鈦或硅化鉿(HfSi)等制成。接著，如圖12A所示，例如，通過CMP工藝除去沉積在柵極電極用凹槽“A”外部的柵極電極用導(dǎo)電材料，從而形成埋置在柵極電極用凹槽“A”中的柵極電極29。接著，如圖12B所示，例如通過CVD法在整個(gè)表面上沉積具有50 IOOnm膜厚度 的氧化硅，從而形成第二層間絕緣膜30。隨后進(jìn)行如下處理例如，以貫穿第二層間絕緣膜30和第一層間絕緣膜26的方 式，形成到達(dá)源極/漏極區(qū)域13的難熔金屬硅化物層14的開口及到達(dá)柵極電極29的開口。在所獲得的開口中，沉積Ti (30nm)/Tin (IOnm)作為阻擋金屬，并在上述開口中埋 置由鎢等制成的插塞31。另外，圖形化地形成與插塞31相連的導(dǎo)電材料，從而形成上側(cè)布 線32。如上所述，能夠制造出結(jié)構(gòu)與圖1和圖2A及圖2B所示的半導(dǎo)體器件的結(jié)構(gòu)相同 的半導(dǎo)體器件。在本實(shí)施例中，如圖2B所示，能夠形成具有重疊區(qū)域的延伸區(qū)域，在該重疊區(qū)域 中，延伸區(qū)域12進(jìn)入到柵極電極29的下方。在本實(shí)施例的晶體管中，形成了具有第二寬度的柵極電極，該第二寬度在從SiGe 層形成區(qū)域伸出的區(qū)域處比SiGe層的第一寬度寬。另外，將該晶體管形成為這樣從源極 /漏極區(qū)域中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)達(dá)到SiGe 層。根據(jù)這種結(jié)構(gòu)，在抑制了因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的 提高以及溝道中載流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。根據(jù)本實(shí)施例的半導(dǎo)體器件制造方法，能夠形成這樣的MOS場(chǎng)效應(yīng)晶體管它在 抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道中載流子速度的增大。第二實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖13為本實(shí)施例的半導(dǎo)體器件的剖面圖。例如，在柵極電極用凹槽“A”的底部形成有由氧化硅等制成的柵極絕緣膜33。在 柵極絕緣膜33上層的柵極電極用凹槽“A”中形成有由多晶硅制成的柵極電極34。在柵極 電極34的上表面形成有由NiSi等制成的難熔金屬硅化物層35。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，形成了具有第二寬度的柵極電極，該第二寬度在從SiGe 層形成區(qū)域伸出的區(qū)域處比SiGe層的第一寬度寬。另外，將該晶體管形成為這樣從源極 /漏極區(qū)域中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe 層。根據(jù)上述結(jié)構(gòu)，以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件在抑制了因 窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道中載流子速度的 增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，以相同的方式進(jìn)行直至第一實(shí)施例的圖IOB的各工序，直到獲得圖14A所示 的結(jié)構(gòu)。接著，例如，如圖14B所示，例如通過CVD方法等形成由氧化硅制成的柵極電極膜 33，使其覆蓋位于已經(jīng)除去了偏移間隔部的柵極電極用凹槽“A”的底部處的SiGe層的整個(gè)表面。接著，如圖15A所示，通過CVD方法以填充柵極電極用凹槽“A”的方式沉積多晶硅， 從而在柵極絕緣膜33上形成具有在從SiGe層形成區(qū)域伸出的區(qū)域處比第一寬度寬的第二 寬度的柵極電極34。接著，如圖15B所示，例如，通過CMP處理除去沉積在柵極電極用凹槽“A”外部的 上述多晶硅，從而形成埋置在柵極電極用凹槽“A”中的柵極電極34。接著，如圖16A所示，例如，通過稀氫氟酸(DHF)的預(yù)處理，利用濺射法在整個(gè)表面 上沉積具有2 8nm膜厚度的諸如鎳、鈷或鉬等難熔金屬。接著，對(duì)難熔金屬與柵極電極表 面上的硅相接觸的區(qū)域進(jìn)行硅化物化處理，從而形成難熔金屬硅化物層35。之后，除去沒有 反應(yīng)的難熔金屬。接著，如圖16B所示，例如，通過CVD方法等在整個(gè)表面上沉積膜厚度為50 IOOnm的氧化硅，從而形成第二層間絕緣膜30。隨后進(jìn)行如下處理例如，以貫穿第二層間絕緣膜30和第一層間絕緣膜26的方 式，形成到達(dá)源極/漏極區(qū)域13的難熔金屬硅化物層14的開口及到達(dá)柵極電極34的難熔 金屬硅化物層35的開口。在所獲得的開口中，沉積Ti (30nm)/Tin (IOnm)作為阻擋金屬，并在上述開口中埋 置由鎢等制成的插塞31。另外，圖形化地形成與插塞31相連的導(dǎo)電材料，從而形成上側(cè)布 線32。如上所述，能夠制造出結(jié)構(gòu)與圖13所示的半導(dǎo)體器件的結(jié)構(gòu)相同的半導(dǎo)體器件。除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)上相同。根據(jù)本實(shí)施例的半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這 樣的MOS場(chǎng)效應(yīng)晶體管它在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以 及溝道中載流子速度的增大。第三實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖17A為本實(shí)施例的半導(dǎo)體器件的剖面圖，并且圖17B為圖17A的一部分的放大 圖，該部分亦即在延伸區(qū)域、柵極電極以及SiGe層附近的部分。例如，SiGe層埋置用凹部IOb具有這樣的區(qū)域在該區(qū)域中，隨著從半導(dǎo)體基板10 表面算起的深度加深，該凹部的沿溝道方向的寬度變寬。因此，埋置在SiGe層埋置用凹部 IOb中的SiGe層15具有這樣的區(qū)域在該區(qū)域中，隨著從半導(dǎo)體基板10表面算起的深度 加深，該SiGe層的沿溝道方向的寬度變寬。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，形成了具有第二寬度的柵極電極，該第二寬度在從SiGe 層形成區(qū)域伸出的區(qū)域處比SiGe層的第一寬度寬。將該晶體管形成為這樣從源極/漏極 區(qū)域中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe層。如上所述，本實(shí)施例的半導(dǎo)體器件在抑制了 MOS場(chǎng)效應(yīng)晶體管中因窄帶隙造成的 接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及載流子速度的增大。結(jié)果，能夠改善 晶體管的驅(qū)動(dòng)電流。SihGexU = 0 1)中的空穴載流子遷移率較高的原因之一在于包含了具有高載流子遷移率的Ge。另外，還需提及的是由于包含了離子半徑大于Si的離子半徑的Ge，因 此，會(huì)向溝道區(qū)域中的SihGexU = 0 1)提供壓縮應(yīng)力。該效果有助于改善空穴載流子 遷移率。因此，SiGe層的體積越大，壓縮應(yīng)力就越大。該SihGex (x = 0 1)層的結(jié)構(gòu)(其 具有隨著從半導(dǎo)體基板10表面算起的深度加深，沿溝道方向的寬度變寬的區(qū)域)能夠增大 上述壓縮應(yīng)力，這進(jìn)一步會(huì)增大載流子遷移率。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，以相同的方式進(jìn)行直至第一實(shí)施例的圖9A的各工序，直到獲得圖18A所示 的結(jié)構(gòu)。接著，如圖18B所示，例如，通過將偏移間隔部27用作掩模，僅對(duì)延伸區(qū)域的雜質(zhì) 沒有擴(kuò)散至此的溝道區(qū)域中的Si進(jìn)行蝕刻，從而形成SiGe層埋置用凹部10b。SiGe層埋 置用凹部IOb沿溝道方向具有第一寬度。SiGe層埋置用凹部IOb的深度為大約5nm 20nm。SiGe層埋置用凹部IOb可形 成得至少，有載流子遷移的反轉(zhuǎn)層區(qū)域要作為該SiGe層。此處，為了形成具有沿溝道方向的寬度隨著從半導(dǎo)體基板表面算起的深度加深而 變寬的區(qū)域的形狀，例如，在初始狀態(tài)下采用各向異性蝕刻條件，并且隨后使用各向同性蝕 刻條件。接著，例如，在通過氫氟酸進(jìn)行預(yù)處理之后，進(jìn)行外延生長(zhǎng)，從而以埋置在SiGe層 埋置用凹部IOb中的方式形成SiGe層15。在本實(shí)施例中，在形成SiGe層15的工序中，該SiGe層15被形成得包括這樣的區(qū) 域該區(qū)域中，隨著從半導(dǎo)體基板10表面算起的深度加深，SiGe層15的沿溝道方向的寬度變寬。SiGe層15沿溝道方向具有第一寬度。按組分能夠?qū)iGe層表示為Si^Gex(χ = 0 1)，其中能夠自由改變Ge濃度。由于在其上進(jìn)行外延生長(zhǎng)的區(qū)域的上表面較窄，因此，優(yōu)選采用僅僅從下表面進(jìn) 行的各向異性外延生長(zhǎng)條件，以便在被蝕刻的區(qū)域上充分進(jìn)行外延生長(zhǎng)。除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)上相同。根據(jù)本實(shí)施例的半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這 樣的MOS場(chǎng)效應(yīng)晶體管它在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以 及溝道中載流子速度的增大。第四實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖19Α為本實(shí)施例的半導(dǎo)體器件的剖面圖，并且圖19Β為圖19Α的一部分的放大 圖，該部分亦即在延伸區(qū)域、柵極電極以及SiGe層附近的部分。例如，在SiGe層15中，Ge濃度從SiGe層15的位于源極/漏極區(qū)域13側(cè)的端部 朝SiGe層15的中央方向增大。例如，按照Ge濃度的高低，依次形成了低濃度SiGe層15a、 中等濃度SiGe層15b以及高濃度SiGe層15c。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，形成了具有第二寬度的柵極電極，該第二寬度在從SiGe層形成區(qū)域伸出的區(qū)域處比SiGe層15的第一寬度寬。另外，將該晶體管形成為這樣從 源極/漏極區(qū)域中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá) SiGe 層。如上所述，以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件在抑制了 MOS場(chǎng) 效應(yīng)晶體管中因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道 中載流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。特別是，在本實(shí)施例的晶體管中，Ge濃度朝著溝道中央增大。由于Ge濃度是逐漸 增大的，因此，能夠在不會(huì)導(dǎo)致在Si層與SihGexU = 0 1)層之間產(chǎn)生缺陷的情況下，增 大了最大限度的Ge濃度。結(jié)果，就能夠使能勢(shì)更加急劇地變化，這進(jìn)一步增大了載流子速度。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，以相同的方式進(jìn)行各工序，直到獲得第一實(shí)施例的圖9B所示的結(jié)構(gòu)。接著，例如，在通過氫氟酸進(jìn)行預(yù)處理之后，進(jìn)行外延生長(zhǎng)從而以埋置在SiGe層 埋置用凹部IOa中的方式形成SiGe層15。此處，依次形成低濃度SiGe層15a、中等濃度 SiGe層15b以及高濃度SiGe層15c。作為該處理的結(jié)果，Ge濃度從SiGe層15的位于源 極/漏極區(qū)域13側(cè)的端部朝著SiGe層15的中央方向增大。除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)相同。根據(jù)本實(shí)施例的半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這 樣的MOS場(chǎng)效應(yīng)晶體管它在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以 及溝道中載流子速度的增大。第五實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖20A為本實(shí)施例的半導(dǎo)體器件的剖面圖，并且圖20B為圖20A的一部分的放大 圖，該部分亦即在延伸區(qū)域、柵極電極及SiGe層附近的部分。例如，在SiGe層15中包括有由SiGe層15的上表面從半導(dǎo)體基板10表面伸出而 得到的凸部15p，并且，Ge濃度從SiGe層的埋置在半導(dǎo)體基板10中的部分朝凸部15p的方 向增大。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，柵極電極被形成得具有在從SiGe層形成區(qū)域伸出的區(qū) 域處比第一寬度寬的第二寬度。另外，將該晶體管形成為這樣從源極/漏極區(qū)域中所包括 的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe層。如上所述，以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件在抑制了 MOS場(chǎng) 效應(yīng)晶體管中因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道 中載流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。特別是，在本實(shí)施例的晶體管中，凸部15p中的價(jià)帶的能勢(shì)變得更陡。結(jié)果，能夠 加速載流子速度并進(jìn)而能夠使其增大。由于在這種情況下本結(jié)構(gòu)具有凸部，因此，溝道長(zhǎng)度會(huì)稍微加長(zhǎng)。必須以不會(huì)抵消 所增大的載流子速度的程度來確定凸部的高度。
半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，以相同的方式進(jìn)行直至圖9B的各工序，直到獲得圖21A所示的結(jié)構(gòu)。接著，如圖21B所示，例如，在通過氫氟酸進(jìn)行預(yù)處理之后，進(jìn)行外延生長(zhǎng)從而以 埋置在SiGe層埋置用凹部IOa中的方式形成SiGe層15。另外，連續(xù)地形成由SiGe制成的 凸部15p。此處，按組分能夠?qū)iGe層表示為SihGexU = 0 1)，其中能夠自由地改變Ge 濃度。此時(shí)，在使Ge濃度朝著SiGe層的上表面和凸部15p增大的條件下進(jìn)行外延生長(zhǎng)。Ge 濃度隨著載流子從源極流向溝道中央而增大，這能改善載流子遷移率。除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)相同。根據(jù)本實(shí)施例的半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這 樣的MOS場(chǎng)效應(yīng)晶體管它在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以 及溝道中載流子速度的增大。第六實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖22為本實(shí)施例的半導(dǎo)體器件的剖面圖。例如，在源極/漏極區(qū)域13的表層部分處埋置有源極/漏極用SiGe層16。在源極/漏極用SiGe層16的表層處形成有由NiSi等制成的難熔金屬硅化物層 14。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，形成了具有第二寬度的柵極電極，該第二寬度在從SiGe 層形成區(qū)域伸出的區(qū)域處比SiGe層的第一寬度寬。另外，將該晶體管形成為這樣從源極 /漏極區(qū)域中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe層。如上所述，以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件在抑制了 MOS場(chǎng) 效應(yīng)晶體管中因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道 中載流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。特別是，在本實(shí)施例的晶體管中，在源極/漏極區(qū)域中包括有源極/漏極用SiGe 層16，從而增大了施加到SiGe層15上的壓縮應(yīng)力并改善了空穴載流子遷移率。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，以相同的方式進(jìn)行直至圖5B所示工序的各工序。接著，如圖23A所示，例如，通過將側(cè)壁間隔部(24和25)作為掩模，從延伸區(qū)域12 的表面對(duì)在要作為源極/漏極區(qū)域的各區(qū)域處的Si進(jìn)行蝕刻，從而形成用于埋置源極/漏 極用SiGe層的凹部10c。接著，如圖23B所示，例如，在通過氫氟酸進(jìn)行預(yù)處理之后，進(jìn)行外延生長(zhǎng)從而以 埋置在用于埋置源極/漏極用SiGe層的凹部IOc中的方式形成源極/漏極用SiGe層16。 另外，源極/漏極用SiGe層16能夠自由改變Ge濃度。接著，如圖24A所示，例如，通過將側(cè)壁間隔部(24和25)、偏移間隔部23以及硬掩模22 (或偽柵極電極21)作為掩模，將雜質(zhì)離子注入到活性區(qū)域中。作為該工序的結(jié)果，在 半導(dǎo)體基板10中形成了與延伸區(qū)域12相連的源極/漏極區(qū)域13。之后，為了激活雜質(zhì)，進(jìn)行尖峰RTA處理(1030 1070°C )的熱處理。接著，如圖24B所示，例如，通過稀氫氟酸(DHF)的預(yù)處理，利用濺射法在整個(gè)表面 上沉積具有2 Snm膜厚度的難熔金屬(例如鎳、鈷或鉬等)。接著，對(duì)難熔金屬與源極/ 漏極區(qū)域表面上的硅相接觸的區(qū)域進(jìn)行硅化物化處理，從而形成難熔金屬硅化物層14。之 后，除去沒有反應(yīng)的難熔金屬。此處，在DHF處理中除去由氧化硅制成的側(cè)壁間隔部25。除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)上相同。根據(jù)本實(shí)施例的半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這 樣的MOS場(chǎng)效應(yīng)晶體管它在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以 及載流子速度的增大。第七實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖25為本實(shí)施例的半導(dǎo)體器件的剖面圖。在SiGe層埋置用凹部IOd中，在該SiGe層埋置用凹部的內(nèi)表面上形成有具有規(guī) 定厚度的Si層15d，并且，在Si層15d的上層形成沿溝道方向具有第一寬度的SiGe層15e。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，柵極電極被形成得具有在從SiGe層形成區(qū)域伸出的區(qū) 域處比第一寬度寬的第二寬度。另外，將該晶體管形成為這樣從源極/漏極區(qū)域中所包括 的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe層。如上所述，以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件在抑制了 MOS場(chǎng) 效應(yīng)晶體管中因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道 中載流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，以相同的方式進(jìn)行直至第一實(shí)施例的圖8B的各工序，直到獲得圖26A所示 的結(jié)構(gòu)。接著，如圖26B所示，例如，通過將側(cè)壁間隔部24作為掩模，對(duì)溝道區(qū)域中的Si進(jìn) 行蝕刻，從而形成SiGe層埋置用凹部10d。本實(shí)施例與第一實(shí)施例的不同在于在沒有再 次形成偏移間隔部的情況下，對(duì)Si進(jìn)行蝕刻。接著，如圖26C所示，例如，在通過氫氟酸等進(jìn)行預(yù)處理之后，進(jìn)行外延生長(zhǎng)。在這種情況下，在SiGe層埋置用凹部IOd的內(nèi)壁上生長(zhǎng)出具有規(guī)定厚度的Si層 15之后，形成沿溝道方向具有第一厚度的SiGe層15e。由于其中有雜質(zhì)存在于延伸區(qū)域處的各區(qū)域必須由Si制成，因此，在外延生長(zhǎng)的 第一步中就生長(zhǎng)Si。在隨后的工序中，必須將Si層15d形成為達(dá)到通過熱處理使延伸區(qū)域 處的雜質(zhì)擴(kuò)散的程度，并且，Si層15d的厚度為約1 3nm。按組分能夠?qū)iGe層15e表示為Si1Jex (χ = 0 1)，其中可以自由地改變Ge濃度。
除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)上相同。根據(jù)該半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這樣的MOS 場(chǎng)效應(yīng)晶體管它在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及載流子 速度的增大。第八實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖27為本實(shí)施例的半導(dǎo)體器件的剖面圖。本實(shí)施例的半導(dǎo)體器件具有包括PMOS和NMOS的CMOS結(jié)構(gòu)。該P(yáng)MOS具有與第一實(shí)施例相同的結(jié)構(gòu)。該NMOS例如具有以下結(jié)構(gòu)。例如，在由η型硅(Si)制成的半導(dǎo)體基板10上形成 有P阱17，所述半導(dǎo)體基板10具有被元件隔離絕緣膜11元件隔離出的溝道形成區(qū)域，并 且，在該溝道形成區(qū)域處形成有SiGe層埋置用凹部10e。沿溝道方向埋置有具有第一寬度 的η型SiGe層15f。另外，在夾著要成為溝道形成區(qū)域的SiGe層15f這個(gè)區(qū)域的兩側(cè)區(qū)域處，在半導(dǎo) 體基板10上形成有一對(duì)由氮化硅膜等制成的側(cè)壁間隔部24。例如，這對(duì)側(cè)壁間隔部24之間的區(qū)域是柵極電極用凹槽。由介電常數(shù)比氧化硅高 的諸如氧化鉿或氧化鋁等所謂高k膜或類似物制成的柵極絕緣膜28被形成得覆蓋著該柵 極電極用凹槽的包含其底部的內(nèi)壁表面。例如，由金屬材料等制成的柵極電極36形成得被埋置在柵極絕緣膜28上層處的 柵極電極用凹槽中。柵極電極36由選自下組中的金屬制成該組包括鎢、鉿、鉭、鈦、鉬、釕、 鎳和鉬，或者由包含這些金屬的合金制成，或者由這些金屬的化合物制成。另外，例如，在η阱17上，在包括位于側(cè)壁間隔部24下方的至少一部分且夾著要 作為溝道形成區(qū)域的SiGe層15f的兩側(cè)區(qū)域處，形成有包括η型延伸區(qū)域12a的η型源極 /漏極區(qū)域13a。在源極/漏極區(qū)域13a的表層部分處形成有由NiSi等制成的難熔金屬硅化物層 14。以上述方式，形成了 NMOS。以與PMOS相同的方式，利用由氧化硅制成的第一層間絕緣膜26和第二層間絕緣 膜30來覆蓋上述NM0S，且形成到達(dá)源極/漏極區(qū)域的開口，并且進(jìn)一步形成插塞和上側(cè)布 線。在本實(shí)施例中，形成NMOS的柵極電極36時(shí)和形成PMOS的柵極電極29時(shí)所用的 導(dǎo)電材料是不同的。例如，匪OS的柵極電極36由HfSi制成，而PMOS的柵極電極29由TiN制成。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，在PMOS中，柵極電極被形成得具有在從SiGe層形成區(qū)域 伸出的區(qū)域處比第一寬度寬的第二寬度。另外，將該晶體管形成為這樣從源極/漏極區(qū)域 中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe層。以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件的PMOS在抑制了 MOS場(chǎng)效應(yīng) 晶體管中因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道中載流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，在NMOS形成區(qū)域Anhb和PMOS形成區(qū)域Anros中，以相同的方式進(jìn)行直至第 一實(shí)施例的圖IlA的各工序，直到獲得圖28A所示的結(jié)構(gòu)。但是，在NMOS形成區(qū)域Afflros中形成有ρ阱17，并且使用η型雜質(zhì)來進(jìn)行離子注入 以形成延伸區(qū)域12a和源極/漏極區(qū)域13a。接著，如圖28B所示，通過使用例如濺射法或CVD法，沉積HfSi以便填充NMOS形 成區(qū)域Ams和PMOS形成區(qū)域Anros中的柵極電極用凹槽。作為該處理的結(jié)果，形成了用于 NMOS的柵極電極36。接著，如圖29A所示，形成用于保護(hù)NMOS形成區(qū)域Afflros的抗蝕劑膜37，對(duì)該抗蝕 劑膜進(jìn)行蝕刻以便除去PMOS形成區(qū)域Anros中的柵極電極36。接著，如圖29B所示，例如，通過使用例如濺射法或CVD法，沉積TiN以便填充PMOS 形成區(qū)域Aphb中的柵極電極用凹槽。作為該處理的結(jié)果，形成了用于PMOS的柵極電極29。 在NMOS形成區(qū)域Ams中，柵極電極29堆疊在柵極電極36上。接著，如圖30A所示，例如，通過例如CMP處理除去堆疊在各柵極電極用凹槽外部 的柵極電極用導(dǎo)電材料，從而形成埋置在各柵極電極用凹槽中的柵極電極(29和36)。接著，如圖30B所示，通過例如CVD法，在整個(gè)表面上沉積膜厚度為50 IOOnm的 氧化硅來形成第二層間絕緣膜30。除了上述工序以外的其他工序與第一實(shí)施例實(shí)質(zhì)上相同。根據(jù)該半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這樣的MOS 場(chǎng)效應(yīng)晶體管它在PMOS中抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及 溝道中載流子速度的增大。第九實(shí)施例半導(dǎo)體器件的剖面結(jié)構(gòu)圖31為本實(shí)施例的半導(dǎo)體器件的剖面圖。 本實(shí)施例的半導(dǎo)體器件具有包括PMOS和NMOS的CMOS結(jié)構(gòu)。PMOS具有與第一實(shí)施例相同的結(jié)構(gòu)。NMOS例如具有以下結(jié)構(gòu)。例如，在由η型硅(Si)制成的半導(dǎo)體基板10上形成有 SiGe層18，所述半導(dǎo)體基板10具有被元件隔離絕緣膜11元件隔離出的溝道形成區(qū)域。在 SiGe層18的溝道形成區(qū)域以外的其他區(qū)域中已將SiGe層18除去，并且，形成有Si層19。在Si層19中形成有包括延伸區(qū)域12a的源極/漏極區(qū)域13a，并且，在源極/漏 極區(qū)域13a的表層部分處形成有由NiSi等制成的難熔金屬硅化物層14。以上述方式，形成了 NMOS。以與PMOS相同的方式，利用由二氧化硅制成的第一層間絕緣膜26和第二層間絕 緣膜30來覆蓋上述NM0S，并形成達(dá)到源極/漏極區(qū)域的開口，并且進(jìn)一步形成了插塞和上 側(cè)布線。在本實(shí)施例中，形成NMOS的柵極電極36時(shí)和形成PMOS的柵極電極29時(shí)所用的 導(dǎo)電材料是不同的。
例如，匪OS的柵極電極36由HfSi制成，而PMOS的柵極電極29由TiN制成。這 兩個(gè)電極也可以由同樣的柵極電極29制成。除了上述結(jié)構(gòu)以外，本器件具有與第一實(shí)施例相同的結(jié)構(gòu)。在本實(shí)施例的晶體管中，在PMOS中，柵極電極被形成得具有在從SiGe層形成區(qū)域 伸出的區(qū)域處比第一寬度寬的第二寬度。另外，將該晶體管形成為這樣從源極/漏極區(qū)域 中所包括的延伸區(qū)域與半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)SiGe層。以與第一實(shí)施例相同的方式，本實(shí)施例的半導(dǎo)體器件的PMOS在抑制了 MOS場(chǎng)效應(yīng) 晶體管中因窄帶隙造成的接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道中載 流子速度的增大。結(jié)果，能夠改善晶體管的驅(qū)動(dòng)電流。半導(dǎo)體器件制造方法下面，參照附圖對(duì)本實(shí)施例的半導(dǎo)體器件制造方法進(jìn)行說明。首先，如圖32A所示，在具有NMOS形成區(qū)域Anmqs和PMOS形成區(qū)域Apmqs的由硅制 成的半導(dǎo)體基板10上，圖形化地形成用于保護(hù)PMOS形成區(qū)域Anros的氮化硅膜38。接著，如圖32B所示，通過在NMOS形成區(qū)域Anmqs中蝕刻至規(guī)定深度而除去Si，由 此形成NMOS用凹部IOf。接著，如圖32C所示，進(jìn)行外延生長(zhǎng)從而在NMOS形成區(qū)域Anmqs中形成SiGe層18。在上述生長(zhǎng)之后，通過使用CMP方法等，使NMOS形成區(qū)域Afflros中的SiGe層18的 表面與PMOS形成區(qū)域Anros中的由Si制成的半導(dǎo)體基板10的表面對(duì)齊。接著，如圖33A所示，圖形化地形成具有約100 200nm厚度的元件隔離絕緣膜 11，以便在NMOS形成區(qū)域Anmqs和PMOS形成區(qū)域Apmqs中的由硅制成的半導(dǎo)體基板10上隔 離出活性區(qū)域。接著，如圖33B所示，在NMOS形成區(qū)域Afflro^nPMOS形成區(qū)域Anros中進(jìn)行用于阱 和溝道的離子注入，從而形成偽柵極絕緣膜20、偽柵極電極21和硬掩模22。接著，如圖34A所示，通過例如CVD法，在整個(gè)表面上沉積厚度為4 Snm的氮化 硅、包含硼的氮化硅(SiBN)或者包含碳的氮化硅(SiCN)。接著，形成用于保護(hù)PMOS形成區(qū) 域Aphb的抗蝕劑膜39，并在NMOS形成區(qū)域Anhb中對(duì)該抗蝕劑膜39進(jìn)行回蝕。作為該處理的結(jié)果，在NMOS形成區(qū)域Afflros中，在偽柵極電極21的兩側(cè)形成了偏移 間隔部23。使用氮化硅、包含硼的氮化硅或者包含碳的氮化硅的原因在于在沉積該材料之 后有外延生長(zhǎng)工序，所以要確保選擇性。接著，如圖34B所示，例如，在NMOS形成區(qū)域Anmqs中，利用抗蝕劑膜39、硬掩模22 以及偏移間隔部23作為掩模，從SiGe層18的表面對(duì)在要作為源極/漏極區(qū)域的各區(qū)域處 的SiGe層18進(jìn)行蝕刻。作為該處理的結(jié)果，形成了用于源極/漏極用Si層的凹部18a。隨后，除去抗蝕劑膜39，并且如圖35A所示，在通過例如氫氟酸等進(jìn)行預(yù)處理之 后，進(jìn)行外延生長(zhǎng)，以便在NMOS形成區(qū)域Ams中以填充在用于源極/漏極用Si層的凹部 18a中的方式形成源極/漏極用Si層19。接著，如圖35B所示，形成用于保護(hù)NMOS形成區(qū)域Anhb的抗蝕劑膜40，并在PMOS 形成區(qū)域Aphb中對(duì)該抗蝕劑膜40進(jìn)行回蝕。作為該處理的結(jié)果，在PMOS形成區(qū)域Anros中，在偽柵極電極21的兩側(cè)形成了偏移間隔部23。在上述工序之后的各工序與第一實(shí)施例和第八實(shí)施例相同，并且，基本上以與第 一實(shí)施例相同的方式進(jìn)行除了上述工序以外的其他各工序，從而制造出圖31所示的半導(dǎo) 體器件。根據(jù)該半導(dǎo)體器件制造方法，以與第一實(shí)施例相同的方式，能夠形成這樣的MOS 場(chǎng)效應(yīng)晶體管它在PMOS中抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及 溝道中載流子速度的增大。本發(fā)明不限于以上各實(shí)施例。例如，在第一實(shí)施例 第七實(shí)施例中，雖然在附圖中僅僅顯示了 PM0S，但是，可采 用還包括NMOS的CMOS半導(dǎo)體器件。另外，在不脫離本發(fā)明主旨的范圍內(nèi)，可做出各種改進(jìn)。
權(quán)利要求
1.一種半導(dǎo)體器件，其包括半導(dǎo)體基板，在該半導(dǎo)體基板中，在溝道形成區(qū)域中埋置有沿溝道方向具有第一寬度 的SiGe層；柵極絕緣膜，它形成在所述溝道形成區(qū)域上；柵極電極，它形成在所述柵極絕緣膜上并具有從所述SiGe層的形成區(qū)域伸出的區(qū)域， 所述柵極電極具有比所述第一寬度寬的第二寬度；以及源極/漏極區(qū)域，它們具有形成在夾著所述溝道形成區(qū)域的所述半導(dǎo)體基板上的延伸 區(qū)域；由此形成了場(chǎng)效應(yīng)晶體管，其中，所述延伸區(qū)域與所述SiGe層是分離的，使得從所述延伸區(qū)域與所述半導(dǎo)體基板 之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，所述延伸區(qū)域具有進(jìn)入到所述柵極電極 下方的重疊區(qū)域。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，包括這樣一個(gè)區(qū)域在該區(qū)域中，隨著從 所述半導(dǎo)體基板表面算起的深度加深，所述SiGe層的沿溝道方向的寬度變寬。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述SiGe層中，Ge濃度從所述SiGe層 的位于所述源極/漏極區(qū)域側(cè)的端部向所述SiGe層的中央方向增大。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述SiGe層中，包括由所述SiGe層的 上表面從所述半導(dǎo)體基板表面伸出而得到的凸部，并且Ge濃度從所述SiGe層的埋置在所 述半導(dǎo)體基板中的部分朝所述凸部的方向增大。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中，在所述源極/漏極區(qū)域的表層部分處埋置 有源極/漏極用SiGe層。
7.一種半導(dǎo)體器件制造方法，其包括以下步驟在包括溝道形成區(qū)域的半導(dǎo)體基板上形成偽柵極絕緣膜和偽柵極電極； 在所述偽柵極電極的兩側(cè)形成偏移間隔部；通過將所述偏移間隔部和所述偽柵極電極作為掩模，在所述半導(dǎo)體基板上形成延伸區(qū)域；在所述偏移間隔部的兩側(cè)形成側(cè)壁間隔部；通過將所述側(cè)壁間隔部、所述偏移間隔部以及所述偽柵極電極用作掩模，在所述半導(dǎo) 體基板上形成源極/漏極區(qū)域；形成覆蓋所述偽柵極電極的絕緣膜；移除所述絕緣膜，直至所述偽柵極電極從所述絕緣膜的上表面露出為止； 通過除去所述偽柵極電極和所述偽柵極絕緣膜，形成柵極電極用凹槽； 在所述半導(dǎo)體基板的位于所述柵極電極用凹槽的底部處的表面上形成SiGe層埋置用 凹部；在所述SiGe層埋置用凹部中形成沿溝道方向具有第一寬度的SiGe層； 除去所述偏移間隔部；在除去了所述偏移間隔部的所述柵極電極用凹槽的底部處的所述SiGe層上形成柵極 絕緣膜；以及以填充所述柵極電極用凹槽的方式，在所述柵極絕緣膜上形成具有比所述第一寬度寬 的第二寬度的柵極電極，由這些步驟形成了場(chǎng)效應(yīng)晶體管，其中在形成所述SiGe層的步驟中，所述延伸區(qū)域與所述SiGe層被形成得是彼此分離 的，使得從所述延伸區(qū)域與所述半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其中，在形成所述SiGe層埋置用凹部 的步驟中，是利用所述偏移間隔部作為掩模在所述偏移間隔部之間的區(qū)域處形成所述SiGe 層埋置用凹部的。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其中，在形成所述SiGe層埋置用凹部的步驟之前，已除去了所述偏移間隔部；在形成所述SiGe層埋置用凹部的步驟中，是利用所述側(cè)壁間隔部作為掩模在所述側(cè) 壁間隔部之間的區(qū)域處形成所述SiGe層埋置用凹部的；并且在形成所述SiGe層的步驟中，是在所述SiGe層埋置用凹部的內(nèi)壁處生長(zhǎng)了具有規(guī)定 厚度的Si層之后，形成沿所述溝道方向具有所述第一寬度的所述SiGe層的。
10.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其中，在形成所述延伸區(qū)域的步驟 中，將所述延伸區(qū)域形成得包括進(jìn)入到所述柵極電極下方的重疊區(qū)域。
11.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其中，在形成所述SiGe層埋置用凹部的步驟中，將該凹部形成得具有這樣的區(qū)域在該區(qū) 域中，隨著從所述半導(dǎo)體基板表面算起的深度加深，該凹部沿所述溝道方向的寬度變寬，并 且，在形成所述SiGe層的步驟中，將所述SiGe層形成得具有這樣的區(qū)域在該區(qū)域中，隨 著從所述半導(dǎo)體基板表面算起的深度加深，所述SiGe層的沿溝道方向的寬度變寬。
12.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其中，在形成所述SiGe層的步驟中， 將所述SiGe層形成得使Ge濃度從所述SiGe層的位于所述源極/漏極區(qū)域側(cè)的端部向所 述SiGe層的中央方向增大。
13.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其中，在形成所述SiGe層的步驟 中，形成了由所述SiGe層的上表面從所述半導(dǎo)體基板表面伸出而得到的凸部，并且將所述 SiGe層形成得使Ge濃度從所述SiGe層的埋置在所述半導(dǎo)體基板中的部分朝所述凸部的方 向增大。
14.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件制造方法，其還包括以下步驟在所述源極/漏極區(qū)域的表層部分處，以埋置在該表層部分中的方式形成源極/漏極 用SiGe層。
15.一種半導(dǎo)體器件制造方法，其包括以下步驟在夾著半導(dǎo)體基板的要成為溝道形成區(qū)域的區(qū)域的兩個(gè)區(qū)域處，形成包括延伸區(qū)域的 源極/漏極區(qū)域；在所述半導(dǎo)體基板的要成為所述溝道形成區(qū)域的區(qū)域處，以埋置在該區(qū)域中的方式形 成沿溝道方向具有第一寬度的SiGe層；在所述溝道形成區(qū)域上形成柵極絕緣膜；以及在所述柵極絕緣膜上形成具有比所述第一寬度寬的第二寬度的柵極電極， 由這些步驟形成了場(chǎng)效應(yīng)晶體管，其中在形成所述SiGe層的步驟中，所述延伸區(qū)域與所述SiGe層被形成得是彼此分離 的，使得從所述延伸區(qū)域與所述半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe
全文摘要
本發(fā)明公開了半導(dǎo)體器件及其制造方法。該半導(dǎo)體器件包括半導(dǎo)體基板，在該半導(dǎo)體基板中，在溝道形成區(qū)域中埋置有沿溝道方向具有第一寬度的SiGe層；柵極絕緣膜，它形成在所述溝道形成區(qū)域上；柵極電極，它形成在所述柵極絕緣膜上并具有從所述SiGe層的形成區(qū)域伸出的區(qū)域，該柵極電極具有比所述第一寬度寬的第二寬度；以及源極/漏極區(qū)域，它們具有形成在夾著所述溝道形成區(qū)域的所述半導(dǎo)體基板上的延伸區(qū)域，由此形成了場(chǎng)效應(yīng)晶體管，其中所述延伸區(qū)域與所述SiGe層是分離的，使得從所述延伸區(qū)域與所述半導(dǎo)體基板之間的接合面延伸的耗盡層不會(huì)到達(dá)所述SiGe層。本發(fā)明在抑制了接合部泄漏的同時(shí)，能夠?qū)崿F(xiàn)載流子遷移率的提高以及溝道中載流子速度的增大。
文檔編號(hào)H01L21/336GK101997032SQ201010255309
公開日2011年3月30日 申請(qǐng)日期2010年8月17日 優(yōu)先權(quán)日2009年8月24日
發(fā)明者若林整, 菊池善明 申請(qǐng)人:索尼公司