專利名稱：半導(dǎo)體存儲器器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲器器件及其制造方法，特別涉及一種采用兩個控制柵極的平面溝道型半導(dǎo)體存儲器器件及其制造方法，屬于半導(dǎo)體存儲器技術(shù)領(lǐng)域。
背景技術(shù)：
半導(dǎo)體存儲器被廣泛應(yīng)用于各種電子產(chǎn)品之中。不同應(yīng)用領(lǐng)域?qū)Π雽?dǎo)體存儲器的構(gòu)造、性能和密度有著不同的要求。比如，靜態(tài)隨機(jī)存儲器(SRAM)擁有很高的隨機(jī)存取速度和較低的集成密度，而標(biāo)準(zhǔn)的動態(tài)隨機(jī)存儲器(DRAM)則具有很高的密度和中等的隨機(jī)存取速度?，F(xiàn)有的半導(dǎo)體隨機(jī)存儲器單元主要有單晶體管單電容器(1T-1C)動態(tài)隨機(jī)存儲器單元、6晶體管(6-T)靜態(tài)隨機(jī)存儲器單元和單晶體管浮體(floating body cell, FBC) 存儲器單元。對于1T-1C存儲器單元，其讀取是破壞性的，需要在讀取操作后對單元進(jìn)行回寫操作以恢復(fù)其讀取前的內(nèi)容。因此，1T-1C存儲器單元的存取速度通常比無需回寫操作的 6-T靜態(tài)隨機(jī)存儲器要慢。另外，1T-1C存儲器單元的電容器需要足夠大的電容量才能保證足以存儲足夠的電荷。因此其占用的面積很難被縮小，這也提高了制造這類存儲器的難度和復(fù)雜度。對于6-T存儲器單元，其對數(shù)據(jù)的讀操作是非破壞性的，所以不需要類似1T-1C存儲器單元的回寫操作。但是，由于一個6-T存儲器單元需要6個晶體管，6-T存儲器單元所占用的面積通常在80F2(F為集成電路的特征尺寸)左右，比面積通常為8F2左右的1T-1C 存儲器單元要大的多。隨著特征尺寸的減小，6-T存儲器單元的漏電流變大，信號穩(wěn)定性下降。為了得到更大的信號噪聲比從而改進(jìn)其穩(wěn)定性，L. Chang等在美國專利US7，106，620， B2中提出由8個晶體管構(gòu)成的SRAM單元。雖然性能得到了改進(jìn)，但是由于比普通6-T存儲器單元多使用2個晶體管，8晶體管存儲器單元占用更大的芯片面積從而使芯片制造成本上升。為了結(jié)合靜態(tài)隨機(jī)存儲器和動態(tài)隨機(jī)存儲器的優(yōu)點，F(xiàn)BC存儲器單元被提了出來。 與傳統(tǒng)的1T-1C存儲器單元和6-T存儲器單元比較，F(xiàn)BC存儲器單元具有更小的單元面積。 在讀取時，F(xiàn)BC存儲器單元的單元信息只被部分破壞而無需對其進(jìn)行頻繁的回寫操作，因此，其隨機(jī)存取的速度要高于DRAM并與SRAM接近。FBC存儲器單元有可能成為下一代DRAM 和SRAM存儲器單元的替代品。但是，制造FBC存儲器單元通常需要昂貴的絕緣體上硅(SOI) 襯底(也有的稱為“絕緣膜上形成有硅層的SOI襯底”)。另外，F(xiàn)BC存儲器單元對溫度變化非常敏感，工作穩(wěn)定性很差。在以上說明的三種半導(dǎo)體存儲器之中，SRAM具有最高的存取速度和最大的單元面積；1T-1C存儲器具有中等的存取速度和較小的單元面積；FBC存儲器具有最小的單元面積和最簡單的單元結(jié)構(gòu)但其數(shù)據(jù)保持力很弱。為解決這些問題中國專利200810043070. X中提出了一種凹陷溝道型半導(dǎo)體存儲器件結(jié)構(gòu)，如圖la，它是沿該器件溝道長度方向的剖面圖，該半導(dǎo)體存儲器器件被稱為FJG (floating junction gate)器件。FJG器件10通常在一個半導(dǎo)體襯底或摻雜的阱101內(nèi)形成，所述半導(dǎo)體襯底或摻雜的阱一般被低濃度η型或ρ 型雜質(zhì)摻雜過。源區(qū)103和漏區(qū)102通常與襯底或阱101的摻雜類型相反。溝道區(qū)域106 通常凹陷在襯底或阱101內(nèi)，其目的是延長溝道區(qū)域106的長度，且溝道區(qū)域106介于源區(qū)103和漏區(qū)102之間。源區(qū)103作為一個MOSFET的源極可以與外部電極109直接或通過一個接觸體104連接。漏區(qū)102作為一個MOSFET的漏極可以與外部電極110直接或通過一個接觸體105連接。當(dāng)所述FJG器件10開啟時，電流會通過凹陷溝道區(qū)域106在漏區(qū) 102和源區(qū)103之間流動。在所述凹陷溝道區(qū)域106之上形成有覆蓋整個凹陷溝道區(qū)域106 的絕緣膜112。在該絕緣膜112之上形成的一個作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū) 107。浮柵區(qū)107可以作為一個MOSFET的浮動?xùn)艠O，通過對它施加不同大小的電壓，可以控制流過凹陷溝道區(qū)域106的電流密度。浮柵區(qū)107通常與漏區(qū)102的摻雜類型相反。浮柵區(qū)107中的雜質(zhì)會擴(kuò)散并形成擴(kuò)散區(qū)域116，而漏區(qū)102中的雜質(zhì)也會擴(kuò)散，最后由兩者擴(kuò)散的雜質(zhì)形成了一個ρ-η結(jié)二極管。區(qū)域115介于漏區(qū)102和擴(kuò)散區(qū) 域116之間，具有相對較低的雜質(zhì)濃度。由此，低雜質(zhì)濃度的區(qū)域115和絕緣膜112、擴(kuò)散區(qū)域116共同形成了一個p-i-n 二極管。絕緣膜113通過淀積形成于ρ-η 二極管或p-i-n 二極管與漏區(qū)接觸體 105之間。所述ρ-η結(jié)二極管(或p-i-n 二極管)、絕緣膜113和漏區(qū)接觸體105構(gòu)成了一個以所述漏區(qū)接觸體105作為柵極的柵控二極管。在對所述FJG器件10加上適當(dāng)?shù)碾妷汉?，可以形成一個電流通路108，電荷會通過此電流通路108進(jìn)入或?qū)С龈艆^(qū)107。簡而言之，該MOSFET的浮柵區(qū)107可以通過電流通路108被充電或放電?？刂茤艠O117由導(dǎo)電材料形成，可以直接與外部電極111連接。加在控制柵極117上的電壓可以通過電容耦合效應(yīng)作用于浮柵區(qū)107上。圖Ib為圖Ia所示存儲器單元的等效電路圖。其中，柵控二極管121的陽極121a 與浮柵區(qū)124相連接，柵控二極管121的陰極121b與MOS管120的漏極(或源極)122相連接。柵控二極管121對浮柵區(qū)進(jìn)行充電或放電以此改變儲存在浮柵區(qū)124內(nèi)的電荷數(shù)量， 此電荷數(shù)量決定了半導(dǎo)體存儲器器件的邏輯狀態(tài)。所示123為MOS管120的控制柵極，所示125為MOS管120的源極(或漏極)。采用凹陷溝道的半導(dǎo)體存儲器器件，可以直接在硅襯底制造，而不需要昂貴的SOI 硅片，降低了生產(chǎn)成本；其次，采用凹陷溝道的半導(dǎo)體存儲器器件的制造工藝與現(xiàn)有的工藝相比，掩膜和工序數(shù)量都相應(yīng)減少。雖然采用凹陷溝道的半導(dǎo)體存儲器器件達(dá)到了較長時間的數(shù)據(jù)保持時間，但是它和邏輯器件的兼容性較差。同時，由于控制柵在讀操作和寫操作時會導(dǎo)致柵控二極管的弱開啟，該器件的抗干擾能力較差。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種半導(dǎo)體存儲器器件，它能夠?qū)崿F(xiàn)高速存取，并且單元面積小、數(shù)據(jù)保持力強(qiáng)，同時，還與邏輯器件和閃存器件具有很好的兼容性，并且具有很強(qiáng)的抗干擾性。為達(dá)到本發(fā)明的上述目的，本發(fā)明提出了一種使用平面的溝道的FJG器件，使之與邏輯電路和閃存器件有很好的兼容性。同時，本發(fā)明提出的器件使用了兩個分離的柵極，將FJG器件中的MOSFET與柵控二極管的柵極分成兩個獨立的柵極，從而提高了器件的電學(xué)抗干擾性。所發(fā)明的器件包括一個具有第一種摻雜類型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的具有第二種摻雜類型的源區(qū)和漏區(qū)；在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)與漏區(qū)之間的溝道區(qū)域；在所述溝道區(qū)域之上形成的第一層絕緣薄膜；在所述第一層絕緣薄膜之上形成的一個作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū)；在所述漏區(qū)與所述浮柵區(qū)之間形成的一個p-n結(jié)二極管；在所述浮柵區(qū)之上形成的第二層絕緣薄膜；在所述第二層絕緣薄膜之上形成的控制柵極，它與上述的浮柵區(qū)和第二層絕緣薄膜共同構(gòu)成所發(fā)明器件的字線；在所述字線的兩側(cè)分別形成第三絕緣層和導(dǎo)體側(cè)墻，其中一個靠近漏區(qū)的導(dǎo)體側(cè)墻可以控制所述的漏區(qū)與浮柵區(qū)之間的二極管的電流，并組成柵控二極管，亦即，該側(cè)墻是所述柵控二極管的柵極；以及以導(dǎo)電材料形成的用于將所述源區(qū)與所述漏區(qū)與外部電極相連接的源區(qū)的接觸體和漏區(qū)的接觸體。如果由源區(qū)、漏區(qū)和控制柵構(gòu)成的MOSFET是NMOS時，所述的第一種摻雜類型為η 型，所述的第二種摻雜類型為P型?；蛘撸绻稍磪^(qū)、漏區(qū)和控制柵構(gòu)成的MOSFET是PMOS 時，所述的第一種摻雜類型為P型，所述的第二種摻雜類型為η型。進(jìn)一步地，所述的柵控二極管的陽極與所述浮柵區(qū)相連接，所述柵控二極管的陰極與所述漏區(qū)相連接；或者，所述柵控二極管的陰極與所述浮柵區(qū)相連接，所述柵控二極管的陽極與所述漏區(qū)相連接。通過所述的柵控二極管對所述浮柵區(qū)進(jìn)行充電或放電以此改變儲存在所述浮柵區(qū)內(nèi)的電荷數(shù)量，此電荷數(shù)量決定了所述半導(dǎo)體存儲器器件的邏輯狀態(tài)。同時，本發(fā)明還提出了上述半導(dǎo)體存儲器器件的制造方法，包括下列步驟提供一個具有第一種摻雜類型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底內(nèi)形成淺槽隔離結(jié)構(gòu)；在所述半導(dǎo)體襯底上形成第一層絕緣薄膜；淀積形成第一層導(dǎo)電薄膜；淀積第一層光刻膠；掩膜、曝光、刻蝕形成需摻雜的圖形；在所述半導(dǎo)體襯底內(nèi)形成具有第二種摻雜類型的摻雜區(qū)；剝除第一層光刻膠；淀積形成第二層導(dǎo)電薄膜，并進(jìn)行回刻形成邊墻；依次形成第二層絕緣薄膜、第三層導(dǎo)電薄膜；淀積第二層光刻膠；掩膜、曝光、刻蝕第三層導(dǎo)電薄膜形成控制柵極；繼續(xù)刻蝕第二層絕緣薄膜，并刻蝕第一層導(dǎo)電薄膜形成器件的浮柵區(qū)；剝除第二層光刻膠；形成具有第一種摻雜類型的摻雜區(qū)；依次形成第三層絕緣薄膜、第四層導(dǎo)電薄膜；淀積第三層光刻膠；掩膜、曝光、刻蝕第四層導(dǎo)電薄膜形成側(cè)墻；剝除第三層光刻膠；
淀積形成第四層絕緣薄膜，并刻蝕所述第四層絕緣薄膜形成側(cè)墻；沿著所述第四層絕緣薄膜側(cè)墻繼續(xù)刻蝕第三層、第一層絕緣薄膜形成源區(qū)與漏區(qū)需摻雜的圖形；形成具有第二種摻雜類型的源區(qū)與漏區(qū)；淀積第五層導(dǎo)電薄膜，并刻蝕所述第五層導(dǎo)電薄膜形成源區(qū)的接觸體與漏區(qū)的接觸體。進(jìn)一步地，所述的半導(dǎo)體襯底為單晶硅或者為絕緣體上的硅(SOI)。所述的第一層、第二層和第三層絕緣膜是二氧化硅、氮化硅、氮氧化硅或者高介電常數(shù)的絕緣材料。所述的第四層絕緣薄膜為為二氧化硅或者為氮化硅。所述的第一層、第二層導(dǎo)電薄膜為摻雜的多晶硅、鎢、氮化鈦或者為合金材料。所述的第三層、第四層導(dǎo)電薄膜為金屬、合金或者為摻雜的多晶硅。更進(jìn)一步地，所述的第二層導(dǎo)電薄膜邊墻將所述第一層導(dǎo)電薄膜與襯底相連接， 并且所述剩余的第一層導(dǎo)電薄膜與第二層導(dǎo)電薄膜邊墻可以一起作為器件的浮柵區(qū)。本發(fā)明的半導(dǎo)體存儲器器件采用兩個控制柵極，第一個控制柵極控制浮柵 M0SFET，第二個控制柵極控制隧穿二極管，這樣可以改善在對被選中器件進(jìn)行讀寫時對其它器件的干擾。本發(fā)明的半導(dǎo)體存儲器器件的制造工藝與現(xiàn)有的工藝相比，掩膜和工序數(shù)量都相應(yīng)減少，而且采用了自對準(zhǔn)工藝，工藝過程更加穩(wěn)定。進(jìn)一步地，本發(fā)明的半導(dǎo)體存儲器器件采用平面的溝道結(jié)構(gòu)，可以兼容邏輯器件和閃存器件的制造。本發(fā)明的半導(dǎo)體存儲器器件在分立式存儲器電路、CPU中的緩存、嵌入式存儲器和混合存儲器的制造中都有很廣泛的應(yīng)用。


為方便本專利的描述，在附圖中，在不同結(jié)構(gòu)的半導(dǎo)體存儲器器件中使用了相同的標(biāo)號，相同的標(biāo)號表示相同的材料或者相同的結(jié)構(gòu)名稱。圖Ia為現(xiàn)有技術(shù)的一種凹陷溝道型半導(dǎo)體存儲器器件的截面圖。圖Ib為圖Ia所示半導(dǎo)體存儲器器件的等效電路圖。圖2a、2b、圖2c和圖2d為本發(fā)明提供的半導(dǎo)體存儲器器件的幾種實施例的截面圖。圖2e為圖2a與圖2b所示半導(dǎo)體存儲器器件的等效電路圖。圖3至圖8為本發(fā)明提供的半導(dǎo)體存儲器器件的制造方法的一個實施例工藝流程圖。圖9為本發(fā)明所提供的半導(dǎo)體存儲器器件同時兼容邏輯器件和閃存器件時的一個實施例的截面圖。
具體實施例方式下面結(jié)合附圖與具體實施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明。在圖中，為了方便說明，放大了層和區(qū)域的厚度，所示大小并不代表實際尺寸。盡管這些圖并不是完全準(zhǔn)確的反映出器件的實際尺寸，但是它們還是完整的反映了區(qū)域和組成結(jié)構(gòu)之間的相互位置，特別是組成結(jié)構(gòu)之間的上下和相鄰關(guān)系。參考圖是本發(fā)明的理想化實施例的示意圖，本發(fā)明所示的實施例不應(yīng)該被認(rèn)為僅限于圖中所示區(qū)域的特定形狀，而是包括所得到的形狀，比如制造引起的偏差。例如刻蝕得到的曲線通常具有彎曲或圓潤的特點，但在本發(fā)明實施例中，均以矩形表示，圖中的表示是示意性的，但這不應(yīng)該被認(rèn)為是限制本發(fā)明的范圍。同時在下面的描述中，所使用的術(shù)語襯底可以理解為包括正在工藝加工中的半導(dǎo)體襯底，可能包括在其上所制備的其它薄膜層。圖2a和圖2b是本發(fā)明提供的半導(dǎo)體存儲器器件的兩個單器件結(jié)構(gòu)的實施例，它們是沿器件溝道長度方向的截面圖。圖2b所示的半導(dǎo)體存儲器器件和圖2a所示的半導(dǎo)體存儲器器件的區(qū)別在于圖2a所示的半導(dǎo)體存儲器器件的柵控二極管的控制柵極位于襯底表面之上，而圖2b所示的半導(dǎo)體存儲器的柵控二極管的控制柵極位于襯底表面之下。同時，由圖2a和圖2b所示的單器件結(jié)構(gòu)的半導(dǎo)體存儲器器件可以分別構(gòu)成如圖 2c和圖2d所示的雙器件結(jié)構(gòu)的半導(dǎo)體存儲器器件。在圖2a、圖2b、圖2c和圖2d中，所示301為襯底部分，可以為單晶硅或者為絕緣體上的硅，且被低濃度的η型或ρ型雜質(zhì)摻雜過。所示302為器件的源區(qū)，所示303為器件的漏區(qū)，源區(qū)302與漏區(qū)303的摻雜類型相同，且與襯底301的摻雜類型相反。所示307、 311、312、315、316為導(dǎo)體層，可以為金屬、合金或者為摻雜的多晶硅。所示304為具有與襯底相反摻雜類型的摻雜區(qū)，且其摻雜濃度明顯低于漏區(qū)303 的摻雜濃度。所示306為作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū)，浮柵區(qū)306通常與源區(qū)302、漏區(qū)303的摻雜類型相反，且與襯底的摻雜類型相同。所示305為由浮柵區(qū)306中的雜質(zhì)擴(kuò)散形成的摻雜區(qū)。所示308、309、310為絕緣薄膜，可以為二氧化硅、氮化硅、氮氧化硅或者高介電常數(shù)的絕緣材料，其厚度范圍為3-10納米。所示313、314為二氧化硅或者氮化硅材料的絕緣薄膜。所示317為器件的鈍化層，它將器件與其它器件隔離開，并保護(hù)該器件不受外界的影響。在圖2a、圖2b、圖2c、圖2d所示的半導(dǎo)體存儲器器件中，摻雜區(qū)305與摻雜區(qū)304 構(gòu)成p-n結(jié)二極管，該p-n結(jié)二極管與絕緣薄膜310、導(dǎo)體層311可以構(gòu)成以導(dǎo)體層311為柵極的柵控二極管，該柵控二極管的陽極與浮柵區(qū)306相連接，陰極與漏區(qū)303相連接；或者，該柵控二極管的陰極與浮柵區(qū)306相連接，陽極與漏區(qū)303相連接。同時，通過柵控二極管對浮柵區(qū)306進(jìn)行充電或放電以此改變儲存在浮柵區(qū)306內(nèi)的電荷數(shù)量，此電荷數(shù)量決定了半導(dǎo)體存儲器器件的邏輯狀態(tài)。圖2a與圖2b所示單器件結(jié)構(gòu)的半導(dǎo)體存儲器器件的等效電路圖如圖2e所示，柵控二極管21的陽極21a與浮柵區(qū)24相連接，柵控二極管21的陰極21b與漏區(qū)(或源區(qū))22 相連接。柵控二極管21對浮柵區(qū)24進(jìn)行充電或放電以此改變儲存在浮柵區(qū)24內(nèi)的電荷數(shù)量，此電荷數(shù)量決定了半導(dǎo)體存儲器器件的邏輯狀態(tài)。其中，所示23為MOS管20的控制柵極，所示26為柵控二極管21的控制柵極，所示25為MOS管20的源極(或漏區(qū))。在圖2c和圖2d所示的雙器件結(jié)構(gòu)的半導(dǎo)體存儲器器件中，器件中的兩個存儲器單元共用一個源極。由圖2a和圖2b所示的單器件結(jié)構(gòu)的半導(dǎo)體存儲器器件還可以分別構(gòu)成如圖8a和圖8b所示的共用漏極的雙器件結(jié)構(gòu)的半導(dǎo)體存儲器器件。
本發(fā)明所公開的半導(dǎo)體存儲器器件可以通過很多方法制造，以下所述的是制造如圖8a與圖8b所示的雙器件結(jié)構(gòu)的半導(dǎo)體存儲器器件的一個實施例工藝流程。首先，在提供的輕摻雜ρ型的半導(dǎo)體襯底201上制造出淺槽隔離(STI)結(jié)構(gòu)，這種 STI結(jié)構(gòu)是業(yè)界所熟知的。STI結(jié)構(gòu)形成后，用稀釋的氫氟酸清洗襯底表面，以清除氧化物雜質(zhì)。然后淀積氧化硅層202，并淀積多晶硅層203和光阻層204。然后通過掩膜、曝光、刻蝕工藝形成開口 205，如圖3所示。圖3-1是該刻蝕工序后的俯視圖，其中多個有源區(qū)32與絕緣區(qū)31相間， 線狀圖形33表示襯底上方的多晶硅203的形狀。接下來，進(jìn)行η型雜質(zhì)離子注入形成摻雜的區(qū)域206，然后剝除光阻層204，并淀積一層新的多晶硅，然后利用各向異性的刻蝕技術(shù)對多晶硅進(jìn)行刻蝕形成窗口 207，如圖4所示。多晶硅窗口 207是自對準(zhǔn)形成的，且多晶硅窗口 207將多晶硅層203與襯底相連接。接下來，依次淀積二氧化硅層210和多晶硅層211，然后通過光刻工序按照圖形刻蝕多晶硅層211形成器件的控制柵極，接著繼續(xù)刻蝕二氧化硅層210與多晶硅層203。剩余的多晶硅層203與多晶硅窗口 207 —起作為器件的浮柵區(qū)，在后續(xù)的敘述中， 我們將該浮柵區(qū)用區(qū)域208來表示。接下來，通過擴(kuò)散技術(shù)形成具有ρ型摻雜類型的摻雜區(qū)209，摻雜區(qū)209與摻雜區(qū) 206形成ρ-η結(jié)二極管，如圖5a所示。形成摻雜區(qū)209后，還可以沿著浮柵區(qū)208的邊緣繼續(xù)刻蝕硅襯底，形成如圖5b 所示的結(jié)構(gòu)。接下來，淀積形成二氧化硅層212，并淀積多晶硅層。然后利用各向同性的刻蝕技術(shù)刻蝕新的多晶硅層形成側(cè)墻213a和213b，其中側(cè)墻213a、摻雜區(qū)209、摻雜區(qū)206與二氧化硅層212可以形成以側(cè)墻213a作為柵極的柵控二極管。通過該工藝，繼圖5a后形成如圖6a所示的結(jié)構(gòu)，繼圖5b后形成如圖6b所示的結(jié)構(gòu)。再接下來，淀積氮化硅層214，接著刻蝕氮化硅層214形成側(cè)墻結(jié)構(gòu)，并沿著氮化硅側(cè)墻214繼續(xù)刻蝕二氧化硅層212和氧化硅層202形成源區(qū)與漏區(qū)需摻雜的圖形，然后進(jìn)行η型雜質(zhì)離子注入形成器件的源區(qū)215和漏區(qū)216。圖7a為繼圖6a后所形成的結(jié)構(gòu)， 圖7b為繼圖6b后所形成的結(jié)構(gòu)。最后，淀積絕緣薄膜217，絕緣薄膜217可以為二氧化硅或者為氮化硅，然后掩膜、 曝光、刻蝕絕緣薄膜217形成接觸孔。然后進(jìn)行金屬布線，將器件進(jìn)行互連，形成漏區(qū)216 的接觸體218和源區(qū)215的接觸體219。圖8a為繼圖7a后形成的雙器件結(jié)構(gòu)的半導(dǎo)體存儲器器件。圖8b為繼圖7b后形成的雙器件結(jié)構(gòu)的半導(dǎo)體存儲器器件。進(jìn)一步地，多個本發(fā)明所述的半導(dǎo)體存儲器器件還可以構(gòu)成存儲器陣列，以實現(xiàn)大規(guī)模的數(shù)據(jù)存儲。更進(jìn)一步地，本發(fā)明所提供的半導(dǎo)體存儲器器件可以兼容邏輯器件與閃存器件的制造。圖9為本發(fā)明所提供的半導(dǎo)體存儲器器件同時兼容邏輯器件和閃存器件時的一個實施例的截面圖。其中所示431為在襯底400上形成的本發(fā)明所提供的存儲器器件部分，所示432、433分別為在襯底上兼容形成的邏輯器件部分和閃存器件部分。所示430為在襯底 400中形成的淺槽隔離結(jié)構(gòu)。所示401、402、403為絕緣薄膜，可以為二氧化硅、氮化硅、氮氧化硅或者為高介電常數(shù)的絕緣材料。所示404、405為二氧化硅或者氮化硅材料的絕緣薄膜，其中，絕緣薄膜405為器件的鈍化層，它將該器件與其它器件隔離。所示406、407分別為存儲器器件431與閃存器件433的浮柵區(qū)。浮柵區(qū)406、407 可以為摻雜的多晶硅、鎢、氮化鈦或者為合金材料，且具有與襯底相同的摻雜類型。存儲器器件431的浮柵區(qū)406中的雜質(zhì)經(jīng)擴(kuò)散形成摻雜區(qū)420，摻雜區(qū)420形成在摻雜區(qū)421之中，且與摻雜區(qū)421形成p-n結(jié)二極管。所示408a、408b與408c為金屬、合金或者為摻雜的多晶硅，分別作為存儲器器件 431、邏輯器件432與閃存器件433的控制柵極。所示410為存儲器器件431的第二個控制柵極。所示409與控制柵極410的材料相同。所示422、423、424、425、426、427為具有與襯底相反摻雜類型的摻雜區(qū)，其中，所示422、423分別為存儲器器件431的源區(qū)與漏區(qū)，所示424、425分別為邏輯器件432的源區(qū)與漏區(qū)，所示426、427分別為閃存器件433的源區(qū)與漏區(qū)。所示411、412、413、414、415、 416、417、418為導(dǎo)體層，可以為TiN、Ti、Ta、或者TaN，他們作為存儲器器件431、邏輯器件 432與閃存器件433與外部電極相連接的接觸體。如上所述，在不偏離本發(fā)明精神和范圍的情況下，還可以構(gòu)成許多有很大差別的實施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說明書中所述的具體實例。
權(quán)利要求
1.一種半導(dǎo)體存儲器器件，至少包括 一個具有第一種摻雜類型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底上形成的具有第二種摻雜類型的源區(qū)和漏區(qū)；其特征在于，還包括在所述半導(dǎo)體襯底內(nèi)形成的介于所述源區(qū)與漏區(qū)之間的溝道區(qū)域； 在所述溝道區(qū)域之上形成的第一層絕緣薄膜；在所述第一層絕緣薄膜之上形成的一個作為電荷存儲節(jié)點的具有導(dǎo)電性的浮柵區(qū)； 在所述漏區(qū)與所述浮柵區(qū)之間形成的一個p-n結(jié)二極管； 在所述浮柵區(qū)之上形成的第二層絕緣薄膜；在所述第二層絕緣薄膜之上形成的控制柵極，該控制柵極與所述浮柵區(qū)和第二層絕緣薄膜共同構(gòu)成所述半導(dǎo)體存儲器器件的字線；在所述字線的兩側(cè)分別形成的第三絕緣層和導(dǎo)體側(cè)墻，其中一個靠近漏區(qū)的導(dǎo)體側(cè)墻可以控制所述的漏區(qū)與浮柵區(qū)之間的P-n結(jié)二極管的電流，并組成柵控二極管，所述導(dǎo)體側(cè)墻成為所述柵控二極管的柵極；以及以導(dǎo)電材料形成的用于將所述源區(qū)與所述漏區(qū)與外部電極相連接的源區(qū)的接觸體和漏區(qū)的接觸體。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述的半導(dǎo)體襯底為單晶硅或者為絕緣體上的硅(SOI)。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述的第一層、第二層絕緣薄膜以及第三絕緣層是由二氧化硅、氮化硅、氮氧化硅或者高介電常數(shù)的絕緣材料而形成。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述的浮柵區(qū)由摻雜的多晶硅、鎢、氮化鈦或者合金材料所形成。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，所述的第一種摻雜類型為η 型時，則所述的第二種摻雜類型為P型，當(dāng)所述的第一種摻雜類型為P型時，則所述的第二種摻雜類型為η型。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲器器件，其特征在于，通過所述的柵控二極管對所述浮柵區(qū)進(jìn)行充電或放電以此改變儲存在所述浮柵區(qū)內(nèi)的電荷數(shù)量，此電荷數(shù)量決定了所述半導(dǎo)體存儲器器件的邏輯狀態(tài)。
7.—種如權(quán)利要求1所述的半導(dǎo)體存儲器器件的制造方法，包括 提供一個具有第一種摻雜類型的半導(dǎo)體襯底；在所述半導(dǎo)體襯底內(nèi)形成淺槽隔離結(jié)構(gòu)； 在所述半導(dǎo)體襯底上形成第一層絕緣薄膜； 淀積形成第一層導(dǎo)電薄膜； 掩膜、曝光、刻蝕形成需摻雜的圖形； 在所述半導(dǎo)體襯底內(nèi)形成具有第二種摻雜類型的摻雜區(qū)； 淀積形成第二層導(dǎo)電薄膜，并進(jìn)行回刻形成邊墻； 依次形成第二層絕緣薄膜、第三層導(dǎo)電薄膜； 掩膜、曝光、刻蝕第三層導(dǎo)電薄膜形成控制柵極； 繼續(xù)刻蝕第二層絕緣薄膜，并刻蝕第一層導(dǎo)電薄膜形成器件的浮柵區(qū)；形成具有第一種摻雜類型的摻雜區(qū)； 依次形成第三層絕緣薄膜、第四層導(dǎo)電薄膜； 掩膜、曝光、刻蝕第四層導(dǎo)電薄膜形成側(cè)墻； 淀積形成第四層絕緣薄膜，并刻蝕所述第四層絕緣薄膜形成側(cè)墻； 沿著所述第四層絕緣薄膜側(cè)墻繼續(xù)刻蝕第三層、第一層絕緣薄膜形成源區(qū)與漏區(qū)需摻雜的圖形；形成具有第二種摻雜類型的源區(qū)與漏區(qū)；淀積第五層導(dǎo)電薄膜，并刻蝕所述第五層導(dǎo)電薄膜形成源區(qū)的接觸體與漏區(qū)的接觸體。
8.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述的半導(dǎo)體襯底為單晶硅或者為絕緣體上的硅(SOI)。
9.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述的第二層導(dǎo)電薄膜邊墻將所述第一層導(dǎo)電薄膜與襯底相連接，并且所述剩余的第一層導(dǎo)電薄膜與第二層導(dǎo)電薄膜邊墻可以一起作為器件的浮柵區(qū)。
10.根據(jù)權(quán)利要求7所述的制造方法，其特征在于，所述的第一層、第二層和第三層絕緣膜是二氧化硅、氮化硅、氮氧化硅或者高介電常數(shù)的絕緣材料，其厚度范圍為3-10納米；所述的第四層絕緣薄膜為為二氧化硅或者為氮化硅，其厚度范圍為20-200納米； 所述的第一層、第二層導(dǎo)電薄膜為摻雜的多晶硅、鎢、氮化鈦或者為合金材料所述的第一種摻雜類型為η型時，則所述的第二種摻雜類型為ρ型，當(dāng)所述的第一種摻雜類型為P型時，則所述的第二種摻雜類型為η型；所述的第三層、第四層導(dǎo)電薄膜為金屬、合金或者為摻雜的多晶硅。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲器器件，它包括至少一個半導(dǎo)體襯底、一個源極、一個漏極、一個浮柵區(qū)、兩個控制柵極以及一個用于連接所述浮柵區(qū)與襯底的柵控p-n結(jié)二極管。所述的半導(dǎo)體存儲器器件，用浮柵區(qū)存儲信息，并通過所述柵控p-n結(jié)二極管對浮柵區(qū)進(jìn)行充電或放電。進(jìn)一步地，本發(fā)明還公開了上述半導(dǎo)體存儲器器件的制造方法，采用自對準(zhǔn)工藝制造，工序簡單且穩(wěn)定，而且，本發(fā)明采用平面的溝道結(jié)構(gòu)，可以兼容邏輯器件和閃存器件的制造。
文檔編號H01L29/10GK102376711SQ20101025418
公開日2012年3月14日 申請日期2010年8月16日 優(yōu)先權(quán)日2010年8月16日
發(fā)明者劉偉, 劉磊, 王鵬飛 申請人:蘇州東微半導(dǎo)體有限公司