專利名稱：用于半導體晶體管的垂直鰭狀結構及其制造方法
技術領域：
本發(fā)明涉及集成電路，且尤其涉及鰭型場效應晶體管(FinFET)裝置和/或具有一 鰭型結構(fin structure)的多重柵場效應晶體管(multigate FET)裝置。
背景技術：
隨著集成電路裝置尺寸的更為降低，目前存在有數個方法以持續(xù)地改善半導體裝 置的表現。方法之一采用應變工程(strain engineering)。其可借借由調變位于晶體管的 溝道內的應變而達成其表現的改善情形，例如為改善了電子遷移率(或空穴遷移率)且進 而改善了通過該溝道的導電率(conductivity)。互補型金屬氧化物半導體(下稱CMOS)技術中，對于不同類型的應變，P型金屬氧 化物半導體(下稱PM0S)與N型金屬氧化物半導體(NMOS)表現出不同的反應。更明確地， 于溝道處施加壓縮應變(compressive strain)時，可得到PMOS的最佳表現，而NMOS則由 拉伸應變(tensile strain)而得到改善。舉例來說，由例如Sia3Gea7的任一摩爾比率的硅 與鍺所組成的硅鍺(SihGex)材料通?？捎糜诩呻娐穬龋宰鳛橛糜贑MOS晶體管的應變 硅的應變誘導膜層(即應變體stressor)。應變硅為一硅膜層，其內的硅原子經過伸展至其正常原子距以外的范圍。舉例來 說，上述情形可借由將一硅層放置于一硅鍺層之上。當硅層內的原子對準于下方的硅鍺層 之后，由于硅鍺層內的原子相較塊狀硅結晶物的原子將更為分開，因此硅層內原子間的連 結情形將更為延展，進而形成了應變硅。另一方法為采用多重柵(multigate)裝置。多重柵裝置或多重柵場效應晶體管 (MuGFET)指于單一裝置內使用了多于一個柵極(gate)的金屬氧化物半導體晶體管。此些 多重柵極可為一單一柵電極(gate electrode)所控制且此多重柵極的表面則電性地扮演 了單一柵極，或者其也可借由各別的柵電極所控制。采用了獨立柵電極的多重柵裝置則有 時可稱之為多重獨立柵場效應晶體管(MIGFET)。
于一多重柵結構內，溝道為位于多重表面上的多于一個的柵極所環(huán)繞，因而表現 出了對于“關狀態(tài)(off-state)”漏電流的較佳有效抑制情形。多重柵也有助于增加于“開 狀態(tài)(on state)”的電流，即所謂的驅動電流(drivecurrent)。介于開/關狀態(tài)間的越高 對比與更較低漏電流導致了較低的能量損耗與較佳的裝置表現。非平面裝置也可較公知平 面晶體管來的更小，因而有助于更小的整體集成電路內形成更高的晶體管密度。除了上述方法之外，仍需要包括更高載流子遷移率的其他更佳改善與更佳表現。 特別地，需要借由硅鍺/硅應變裝置所達成的更高應變情形，然而高應變的鍺裝置的制作 極為不易。此外，介于柵介電物與NMOS裝置內的鍺材料間的不良界面情形也為問題之一。如此，便需要用于較佳裝置的包括較高的載流子遷移率與介于柵介電物與NMOS 裝置的鍺材料間的較佳界面的新的結構與方法。

發(fā)明內容
有鑒于此，本發(fā)明提供了一種半導體晶體管的垂直鰭狀結構及其制造方法，借以 解決上述公知問題。依據一實施例，本發(fā)明提供了一種半導體晶體管的垂直鰭狀結構，包括一半導體基板；一鰭型層，位于該半導體基板的頂部；以及一上蓋層，覆蓋該鰭型 層，其中該半導體基板包括一 IV族半導體材料，該鰭型層包括一 IV族半導體材料，該上蓋 層包括一 III-V族半導體化合物，該鰭型層作為該半導體晶體管的溝道層，而該溝道層施 加應變至該鰭型層之上以增加通過該溝道區(qū)的遷移率。依據另一實施例，本發(fā)明提供了一種半導體晶體管的垂直鰭狀結構的制造方法， 包括提供一半導體基板，其中該半導體基板包括一 IV族半導體材料；沉積一鰭型層于 該半導體基板的頂部上，其中該鰭型層包括了 IV族半導體材料且作為該半導體晶體管的 一溝道；以及沉積一上蓋層于該鰭型層之上，其中該上蓋層包括III-V族半導體化合物且 施加應變于該鰭型層之上以增加通過該溝道的遷移率。依據又一實施例，本發(fā)明提供了一種半導體晶體管的垂直鰭狀結構，包括一半導體基板；一鰭型層，位于該半導體基板的頂部；以及一上蓋層，覆蓋該鰭型 層，其中該半導體基板包括Si、Ge、SiGe或SiC，該鰭型層包括Ge、SiGe, SiC或上述材料的 組合，該上蓋層包括GaAs、InGaAs, InAs, InSb、GaSb、GaN、InP或上述材料的組合，該上蓋層 與該半導體基板之間具有多于4%的晶格不相稱情形，該鰭型層作為該半導體晶體管的溝 道層，而該溝道層施加應變至該鰭型層之上以增加通過該溝道區(qū)的遷移率。本發(fā)明的優(yōu)點包括了基于較高晶格不匹配情形所形成的高拉伸應變鰭型場效應 晶體管裝置與多重柵場效應晶體管裝置，借由采用較高晶格不匹配常數材料可造成極高遷 移率的溝道。此外，可于Ge材質以及高Ge含量的SiGe裝置內采用III-V族上蓋層以改善 柵介電物的界面。為讓本發(fā)明之上述目的、特征及優(yōu)點能更明顯易懂，下文特舉一優(yōu)選實施例，并配 合附圖，作詳細說明如下


圖1顯示了于具有應變鍺或應變硅鍺的鰭型場效應晶體管和/或多重柵場效應晶 體管的一垂直型鰭狀結構的一晶體管柵極區(qū)域的工藝過程中的一剖面圖；以及圖2顯示了于具有III-V上蓋層的具有應 變鍺或應變硅鍺的鰭型場效應晶體管和 /或多重柵場效應晶體管的一垂直型鰭狀結構的一晶體管柵極區(qū)域的工藝過程中的一剖面 圖。其中，附圖標記說明如下102 基板；104 鰭型物；106 淺溝槽隔離物；202 上蓋層。
具體實施例方式
本發(fā)明提供了制作如于硅基板上具有III-V族上蓋層的雙重柵場效應晶體管或 三重柵場效應晶體管的高遷移率的應變鍺或應變硅鍺的鰭型場效應晶體管與多重柵場效 應晶體管的方法與結構。本發(fā)明將透過下文與相關附圖以解說之，其中相同符號代表了相 同的元件。圖1顯示了具有應變鍺或應變硅鍺的鰭型場效應晶體管和/或多重柵場效應晶體 管的一垂直型鰭狀結構的一晶體管柵極區(qū)域的工藝過程中的一剖面圖。在此，半導體基板 102包括了 IV族半導體材料，例如Si、Ge、SiGe或SiC，或其他材料。而鰭型層104包括IV 族半導體材料，例如Ge、SiGe, SiC或上述材料的組合，或其他的適當材料。淺溝槽隔離物 106則提供了相鄰裝置間的隔離情形，且可避免了鄰近的半導體裝置構件間的漏電流情形。于半導體裝置工藝中，淺溝槽隔離物106可早于晶體管形成前先形成。淺溝槽隔 離工藝的主要步驟是關于蝕刻出數個溝槽的圖案、沉積一或多個介電材料(例如二氧化 硅)以填滿此些溝槽，以及采用如化學機械研磨的技術以移除過量的介電材料。于圖1中， 淺溝槽隔離物106首先形成，且接著蝕刻形成用于鰭型層104(例如66、3丨66、3比或上述材 料的組合)沉積的空間?；蛘?，可于形成鰭型層104之后，接著蝕刻出溝槽，并接著填入介 電材料于溝槽內以形成淺溝槽隔離物106。圖2顯示了于具有III-V上蓋層的具有應變鍺或應變硅鍺的鰭型場效應晶體管和 /或多重柵場效應晶體管的一垂直型鰭狀結構的一晶體管柵極區(qū)域的工藝過程中的一剖面 圖。相較于圖1，淺溝槽隔離物106經過蝕刻而露出鰭型層104，以利后續(xù)的裝置制作。接 著沉積上蓋層202以覆蓋鰭型層104。上蓋層202環(huán)繞了晶體管的柵極區(qū)內的晶體管溝道 周圍的鰭型層104。上蓋層202包括了一 III-V族半導體的化合物，例如為GaAs、InGaAs, InAs, InSb, GaSb, GaN, InP或上述材料的組合，或其他的適當材料。更特別地，基于晶格不 匹配(lattice matching)的情形，可使用如InGaAs材質的上蓋層202于如Ge材質的鰭型 層104之上，或使用如GaAs材質的上蓋層202于如SiGe材質的鰭型層104之上。介于上蓋層202與基板102間的晶格不匹配情形高于介于鰭型層104與基板102 間的晶格不匹配情形。舉例來說，介于如InGaAs材質的上蓋層202與如硅材質的基板102 間的晶格不匹配情形較如Ge材質的鰭型層104與如硅材質的基板102間的晶格不匹配情 形高出了約4%?；谏鲜龅妮^高不匹配情形起因于III-V族化合物上蓋層202的采用，上 蓋層202將施加應變至鰭型層104。而當鰭型層104作為半導體晶體管的溝道時，上述應變 可增加通過經拉伸應變的鰭型層(例如為Ge材料)104的遷移率(mobility)，因此達成了 溝道的較高遷移率。舉例來說，相較鍺的4000cm2/V · S、硅的 1400cm2/V · s 或 GaAs 的 8500cm2/V · s 的 電子遷移率，經1. 5%拉伸應變的Ge可表現出了約為12000cm2/V-s的電子遷移率。此外， 相較于鍺的2000cm2/V · s，硅的450cm2/V · s或GaAs的400cm2/V · s的電子遷移率，1. 5% 的經拉伸應變的Ge可表現出了約為20000cm2/V · s的電子遷移率。因此，如圖2所示結構 可借由于鰭型層104的頂部上具有一 III-V半導體化合物上蓋層202而提供了一高速CMOS 溝道。再者，可于上蓋層202之上沉積一高介電常數介電層(未顯示)。相較于介于高介 電常數介電層與鍺材質的鰭型層104間的公知不良界面，此III-V族半導體化合物的上蓋層202可作為緩沖之用并提供了介于高介電常數介電層與鰭型層104間的較佳界面。上述 功效是基于材料特性，即位于InGaAs上的柵介電層較位于Ge上柵介電層可表現出較低的 界面缺陷密度(interfacedefect density)。 本發(fā)明的優(yōu)點包括了基于前述的較高晶格不匹配情形所形成的高拉伸應變鰭型 場效應晶體管(FinFET)裝置與多重柵場效應晶體管裝置，借由采用較高晶格不匹配常數 材料可造成極高遷移率的溝道。此外，可于Ge材質以及高Ge含量的SiGe裝置內采用III-V 族上蓋層以改善柵介電物的界面。本領域技術人員可以理解本發(fā)明的實施例皆可視實際情 形而稍作改變。雖然本發(fā)明已以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明，任何本領域 技術人員，在不脫離本發(fā)明的精神和范圍內，當可作更動與潤飾，因此本發(fā)明的保護范圍當 視隨附的權利要求所界定的范圍為準。
權利要求
一種用于半導體晶體管的垂直鰭狀結構，包括一半導體基板；一鰭型層，位于該半導體基板的頂部；以及一上蓋層，覆蓋該鰭型層，其中該半導體基板包括一IV族半導體材料，該鰭型層包括一IV族半導體材料，該上蓋層包括一III V族半導體化合物，該鰭型層作為該半導體晶體管的溝道層，而該溝道層施加應變至該鰭型層之上以增加通過該溝道區(qū)的遷移率。
2.如權利要求1所述的用于半導體晶體管的垂直鰭狀結構，其中該鰭型層包括Ge、 SiGe, SiC或上述材料的組合，該半導體基板包括Si、Ge、SiGe或SiC，該上蓋層包括GaAs、 InGaAs, InAs, InSb, GaSb, GaN、InP 或上述材料的組合。
3.如權利要求1所述的用于半導體晶體管的垂直鰭狀結構，其中該上蓋層與該半導體 基板之間具有多于4%的晶格不相稱情形。
4.如權利要求1所述的用于半導體晶體管的垂直鰭狀結構，其中該鰭型層位于用于形 成鄰近裝置間的隔離情形的數個淺溝槽隔離層之間。
5.一種用于半導體晶體管的垂直鰭狀結構的制造方法，包括提供一半導體基板，其中該半導體基板包括一 IV族半導體材料；沉積一鰭型層于該半導體基板的頂部上，其中該鰭型層包括了 IV族半導體材料且作 為該半導體晶體管的一溝道；以及沉積一上蓋層于該鰭型層之上，其中該上蓋層包括III-V族半導體化合物且施加應變 于該鰭型層之上以增加通過該溝道的遷移率。
6.如權利要求5所述的用于半導體晶體管的垂直鰭狀結構的制造方法，其中該鰭型層 包括Ge、SiGe, SiC或上述材料的組合，該半導體基板包括Si、Ge、SiGe或SiC，該上蓋層包 括 GaAs、InGaAs, InAs, InSb、GaSb、GaN、InP 或上述材料的組合。
7.如權利要求5所述的用于半導體晶體管的垂直鰭狀結構的制造方法，其中該上蓋層 與該半導體基板之間具有多于4%的晶格不相稱情形。
8.如權利要求5所述的用于半導體晶體管的垂直鰭狀結構的制造方法，還包括早于沉積該鰭型層之前，沉積用于隔離鄰近裝置的一淺溝槽隔離層；以及蝕刻該淺溝槽隔離層以形成用于該鰭型層的空間。
9.一種用于半導體晶體管的垂直鰭狀結構，包括一半導體基板；一鰭型層，位于該半導體基板的頂部；以及一上蓋層，覆蓋該鰭型層，其中該半導體基板包括Si、Ge、SiGe或SiC，該鰭型層包括Ge、SiGe、SiC或上述材料的 組合，該上蓋層包括GaAs、InGaAs, InAs, InSb、GaSb、GaN、InP或上述材料的組合，該上蓋層 與該半導體基板之間具有多于4%的晶格不相稱情形，該鰭型層作為該半導體晶體管的溝 道層，而該溝道層施加應變至該鰭型層之上以增加通過該溝道區(qū)的遷移率。
10.如權利要求9所述的用于半導體晶體管的垂直鰭狀結構，其中該鰭型層位于用于 形成鄰近裝置間的隔離的數個淺溝槽隔離層之間。
全文摘要
本發(fā)明提供了一種用于半導體晶體管的垂直鰭狀結構及其制造方法，該鰭狀結構包括一半導體基板；一鰭型層，位于該半導體基板的頂部；以及一上蓋層，覆蓋該鰭型層，其中該半導體基板包括一IV族半導體材料，該鰭型層包括一IV族半導體材料。該半導體基板包括Si、Ge、SiGe或SiC。該鰭型層包括Ge、SiGe、SiC或上述材料的組合。該上蓋層包括GaAs、InGaAs、InAs、InSb、GaSb、GaN、InP或上述材料的組合。該上蓋層與該半導體基板之間具有多于4％的晶格不相稱情形。該鰭型層可位于作為隔離鄰近裝置的淺溝槽隔離層之間。本發(fā)明借由采用較高晶格不匹配常數材料可造成極高遷移率的溝道。此外，可于Ge材質以及高Ge含量的SiGe裝置內采用III-V族上蓋層以改善柵介電物的界面。
文檔編號H01L21/20GK101989617SQ20101024366
公開日2011年3月23日 申請日期2010年7月30日 優(yōu)先權日2009年7月31日
發(fā)明者萬幸仁, 柯志欣 申請人:臺灣積體電路制造股份有限公司