專利名稱：一種制造集成電路與柵極結構的方法
技術領域：
本發(fā)明一般是有關于一種集成電路裝置，特別是有關于一種形成柵極結構的方 法。
背景技術：
因為技術節(jié)點(technology nodes)縮小，在某些集成電路(IC)設計中，利用金屬 柵電極來代替?zhèn)鹘y(tǒng)多晶硅柵極，以配合縮小的特征尺寸來改善裝置效能，已經(jīng)成為一種需 求。提供金屬柵極結構(例如包含金屬柵電極而非多晶硅)可給予一種解決方案。一種 形成金屬柵極堆(gate stack)的制程被稱為“柵極最后制造”制程，在此制程中最后的柵 極堆是“最晚”制造，以允許后續(xù)制程數(shù)量的減少。這些后續(xù)制程包含必定在柵極形成后進 行的高溫制程。另外，當晶體管的尺寸縮小時，柵極氧化物的厚度也必須縮小，以配合縮小 的柵極長度。為了減少柵極漏電流，也會使用具有高介電常數(shù)的柵極隔離層。當維持高介 電常數(shù)的柵極隔離層的有效厚度相同于大技術節(jié)點所使用的傳統(tǒng)柵極氧化物所提供的有 效厚度時，此具有高介電常數(shù)的柵極隔離層可允許具有較大的實體厚度。在互補型金屬氧化半導體(CM0Q中，實行這樣的特征和制程是一種挑戰(zhàn)。當技術 節(jié)點持續(xù)縮小，特別是縮小至22納米(nm)或更小的技術節(jié)點時，柵極堆間的間隙會持續(xù)縮 小，而影響口袋型/輕摻雜漏極(LDD)植入制程。隨著厚硬式掩模被應用于柵極堆上而增 加柵極堆的厚度，此問題會變得更嚴重。當沉積習知的硬式掩模層時，需要沉積很厚的厚 度，因為它具有在后續(xù)濕式蝕刻制程中容易被蝕刻移除的特性。如果硬式掩模層沉積得不 夠厚，經(jīng)過濕式蝕刻后的硬式掩模層所剩余的厚度可能不足以保護下方的材料層。然而，厚 硬式掩模層在口袋型/輕摻雜漏極植入制程期間，會使遮蔽效應(shadowing effect)的影 響惡化。
發(fā)明內容
本發(fā)明的一方面是在提供一種制造集成電路、柵極結構的方法，以避免遮蔽效應 的影響惡化。根據(jù)本發(fā)明的一實施例，在此制造集成電路的方法中，首先提供基材。接著，形成 材料層于基材上。然后，形成硬式掩模層(hard mask)于材料層上。接著，對硬式掩模層提 供加工處理，以導入多個物質至硬式掩模層中。然后，圖案化材料層和被加工的硬式掩模層。根據(jù)本發(fā)明的一實施例，在此制造柵極結構的方法中，首先形成柵極電極層于基 材上。然后，形成硬式掩模層于柵極電極層上。接著，對硬式掩模層提供加工處理，以形成 加工后硬式掩模層。然后，圖案化被加工后硬式掩模層和柵極電極層。前述的加工處理包 含加熱硬式掩模層以及導入物質至硬式掩模層。根據(jù)本發(fā)明的一實施例，在此制造柵極電極的方法中，首先提供基材。接著，形成 柵極電極層于基材上。然后，形成硬式掩模層于柵極電極層上。然后，加熱硬式掩模層，以形成加熱硬式掩模層。接著，離子植入加熱硬式掩模層，以形成加工后硬式掩模層。然后， 圖案化加工后硬式掩模層和柵極電極層，以形成P型金屬氧化半導體(PM0Q裝置的柵極 結構和N型金屬氧化半導體(NMOS)裝置的柵極結構。接著，形成多個η型應變源/漏極 區(qū)域(η-type strainedsource/drain regions)于基材中，其中η型應變源/漏極區(qū)域是 鄰接于N型金屬氧化半導體裝置的柵極結構的邊緣。然后，形成多個ρ型應變源/漏極區(qū) 域(p-type strained source/drain regions)于基材中，其中ρ型應變源/漏極區(qū)域是令 接于P型金屬氧化半導體裝置的柵極結構的邊緣。接著，通過第一傾斜角離子植入來形成 多個 η 型輕摻雜源 / 漏極區(qū)域(η-type lightly-doped source/drainregions)于 η 型應 變源/漏極區(qū)域中。然后，通過第二傾斜角離子植入來形成多個P型輕摻雜源/漏極區(qū)域 (p-type lightly-doped source/drain regions)于 ρ 型應變源 / 漏極區(qū)域中。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，上文特舉一較佳實施 例，并配合所附附圖，作詳細說明如下圖1是繪示根據(jù)本發(fā)明一方面的制造集成電路裝置的方法的流程示意圖；圖2至圖9是繪示根據(jù)圖1的方法的處于各種不同制造階段的集成電路裝置的實 施例的各種不同剖面示意圖。主要組件符號說明100:方法104 方塊200 半導體裝置212:隔離區(qū)域216:柵極電極層218’ 硬式掩模層224:偏移間隙壁型應變源/漏區(qū)域232 =N型輕摻雜源/漏極區(qū)域236:凹口240 =P型應變源/漏區(qū)域240B NMOS 裝置242 =P型輕摻雜源/漏極區(qū)域244 :N型口袋區(qū)域
具體實施例方式本發(fā)明一般是有關于制造集成電路的方法，特別是有關于利用硬式掩模層來制造 集成電路裝置。可以理解的是，在本說明中提供了許多不同的實施例或范例，以完成本發(fā)明的不 同特征。以下所討論的組件和配置的特定實施僅用以簡化本發(fā)明。當然，這些僅為實施例， 而并非用以限定本發(fā)明的范圍。例如，在說明中提到第一特征形成在第二特征的上方或之
102 方塊 106 方塊 210 基材 214 柵極材料層 218 硬式掩模層 220 加工處理 226 凹口 230 保護層 234 :P型口袋區(qū)域 238 保護層 240A =PMOS 裝置上時，此說明包含第一特征與第二特征直接接觸的實施例，也包含額外特征形成于第一特 征與第二特征間的實施例，所以第一特征與第二特征是非直接接觸。另外，為了簡化及清楚 說明起見，重復使用參考數(shù)字及/或符號于本發(fā)明的各實施例中，然而此重復本身并非規(guī) 定所討論的各實施例及/或配置之間必須有任何的關聯(lián)。請參照圖1和圖2至圖9。方法100和半導體裝置200是一起描述如下。半導 體裝置200是圖解一集成電路或其一部份，可包含存儲單元和/或邏輯電路。半導體裝置 200可包含被動組件，如電阻、電容、電感和/或保險絲；以及主動組件，如P信道場效晶體 管(PFETs)、N通道場效晶體管(NFETs)、金屬氧化半導體場效晶體管(MOSFET)、互補式金屬 氧化半導體晶體管(CMOSs)、高電壓晶體管和/或高頻晶體管、其它合適的組件和/或其組 合物?？闪私獾剑趯嵤┓椒?00之前、期間和/或之后來提供，可提供額外的步驟，而在以 下所描述的一些步驟可為了此方法的額外實施例而被替換或消除?？蛇M一步了解到，額外 的特征可被增加至半導體裝置200中，而以下所描述的一些特征驟可為了此方法的額外實 施例而被替換或消除。請參照圖1和圖2，方法100是開始于方塊102，其中提供基材210。在本實施例 中，基材210為包含硅的半導體基材?；?10可選擇性地包含基礎半導體、化合物半導體、 合金半導體或其組合物?；A半導體包含具有單晶型態(tài)的硅和/或鍺?；衔锇雽w包含 碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦。合金半導體包含硅鍺、磷砷化鎵、砷 化銦鋁、砷化鋁鎵、砷化銦鎵、磷化銦鎵和/或磷砷化銦鎵。合金半導體基材可具有梯度性 質的硅鍺特征。在此硅鍺特征中，硅和鍺的成分比例隨著梯度硅鍺特征的不同位置而改變。 合金硅鍺可形成于硅基材上。硅基材可被與其接觸之一材料施予機械性應變。再者，半導 體基材可為半導體絕緣層上有硅(SOI)。在一些例子中，半導體基材可包含被摻雜的磊晶 層。在其它的例子中，硅基材可包含多層化合物半導體結構。根據(jù)本領域的公知要求(例如p型井或η型井)，基材210可包含各種不同的摻 雜區(qū)域。摻雜區(qū)域可被摻雜有P型摻雜物質和/或η型摻雜物質。P型摻雜物質是例如硼 或二氟化硼，而η型摻雜物質是例如磷或砷。摻雜區(qū)域可以ρ型井結構、η型井結構、雙井 結構或利用升起式結構(raised structure)來直接形成在基材210上。半導體基材210 可進一步包含各種不同的主動區(qū)域，例如用來作為N型金屬氧化半導體晶體管裝置(稱為 NM0S)的區(qū)域和用來作為P型金屬氧化半導體晶體管裝置(稱為PM0S)的區(qū)域。應察知，半 導體裝置200可以CMOS技術制程來形成，因此部分的制程就不在此詳細的敘述。例示性的隔離區(qū)域212是形成于基材210中，以隔離基材210的各種不同區(qū)域，而 且在本實施例中，是用以隔離NOMS和PMOS裝置區(qū)域。隔離區(qū)域212是利用隔離技術，例 如硅的區(qū)域氧化(local oxidation of silicon ；LOCOS)或淺溝渠隔離(shallow trench isolation ；STI)，來定義和電性隔離這些區(qū)域。在本實施例中，隔離區(qū)域212包含淺溝渠隔 離。隔離區(qū)域212包含氧化硅、氮化硅、氮氧化硅、其它合適的材料或其組合物。隔離區(qū)域 212是通過任何合適的制程來形成。依照一例，淺溝渠隔離的形成包含微影制程、蝕刻溝渠 于基材中(例如使用干式蝕刻和/或濕式蝕刻)以及利用一或多個介電材料來填充溝渠 (例如使用化學氣相沉積制程)。在一些例子中，被填充的溝渠可具有多層結構，例如填充 氧化硅或氮化硅的熱氧化襯底層。材料層是形成于基材210上。材料層是包含一或多個具有任何合適材料和厚度的材料層。材料層可包含接口層、敷蓋層(capping layers)、擴散/障壁層、介電層、高介電常 數(shù)介電層、導電層、柵極層、襯底層、種子層(seed layers)、粘著層、其它合適的層和/或其 組合物。材料層是通過任何合適的制程來形成，這些制程包含化學氣相沉積(CVD)、物理氣 相沉積(PVD)、原子層沉積(ALD)、高密度等離子化學氣相沉積(HDPCVD)、金屬有機氣相沉 積(MOCVD)、遠程等離子氣相沉積(RPCVD)、等離子輔助化學氣相沉積(PECVD)、電鍍、其它 合適的方法和/或其組合。半導體裝置200可包含一或多個抗反射涂布層，例如頂部抗反 射涂布層和/或底部抗反射涂布層。在一實施例中，材料層包含柵極材料層214和柵極電極層216。柵極介電層214可 通過任何適合的制程來于基材210上形成合適的厚度。柵極介電層214是例如氧化硅、氮 氧化硅、氮化硅、旋涂式玻璃(SOG)、氟硅玻璃(FSG)、摻雜碳的氧化硅、黑鉆石、黑鉆石(美 國加州圣塔克萊拉應用材料公司的產品)、干膠(Xerogel)、氣膠(Aerogel)、氟化非晶質碳 (amorphous fluorinated carbon)、苯環(huán)丁火希(bis-benzocycIobutenes ；BCB)、高分子4氏介 電材料(SiLK ；陶氏化學公司的產品)、聚酰亞胺(polyimide)、其它合適的材料和/或其組 合物。柵極介電材料214可包含高介電常數(shù)材料，例如括二氧化鉿(HfO2)氧化鉿(HfSiO)、 氮氧化鉿硅(HfSiON)、鉭氧化鉿(HfTaO)、鈦氧化鉿(HfTiO)、鋯氧化鉿(HfZrO)、其它適合 的材料和/或其組合物。柵極介電層214可進一步包含接口層，此接口層包含成長硅氧化 物(grown silicon oxide)層(例如熱氧化物或化學氧化物)或氮氧化硅(SiON)。柵極電極層216可通過任何合適的制程來于柵極介電層214上形成任何合適的厚 度。在本實施例中，柵極電極層216為多晶硅層。多晶硅層是通過化學氣相沉積或其它合 適的沉積制程來形成。例如，在化學氣相沉積中可使用硅烷(SiH4)來作為化學氣體，以形 成柵極電極層216。柵極電極層216可具有實質為400埃至800埃的厚度。在另一實施例 中，柵極電極層216和/或柵介電層214可為犧牲層，且將被柵極圖案化制程后的一取代步 驟所移除。方法100跟著方塊104持續(xù)進行。在方塊104中，硬式掩模層218是通過任何 合適的制程來于柵極電極層216上形成合適的厚度。在一實施例中，硬式掩模層218包 含氧化硅。在另一實施例中，硬式掩模層218可包含氮化硅、氮氧化硅、碳化硅、碳氧化 硅、旋涂式玻璃、低介電常數(shù)薄膜、四乙氧基硅甲烷(TEOS)、等離子增強化學氣相沉積 氧化物(PE-oxide)、高深寬比制程所形成的氧化物、非晶質碳材料(amorphous carbon material)、其它合適的材料和/或其組合物。氧化硅層可利用如化學氣相沉積、物理氣相 沉積或原子層沉積的方法來形成，且可具有實質為300埃至800埃的厚度。請參照圖1和圖3，方法100進行至方塊106，其中加工處理220被施加于硬式掩 模層218上。加工處理220是設計來轉換硬式掩模層218，以使其更能抵抗后續(xù)濕式蝕刻 中所使用的濕式化學物質，例如氫氟酸容液。在一實施例中，加工處理220可通過一能量源 來導入額外的物質于硬式掩模層218中。加工處理220的能量源可通過離子植入制程來提 供，或是通過其它合適的制程，包含等離子、電子束、紫外光(UV)或其組合物來提供。離子 植入較佳是以較高的能量和較低的劑量來進行，以避免離子更進一步穿透和/或擴散至下 方的柵極電極層216。在一實施例中，離子植入制程是以不超過10千電子伏特(Kev)的能 量來進行。在另一實施例中，離子植入制程是以實質不超過1E14原子/平方厘米劑量來進 行。在另一實施例中，離子物質的原子序數(shù)(atomicnumber)較佳不超過49，S卩小于50，如此可避免硬式掩模層218受到傷害。離子植入制程是以較佳不超過30度的傾斜角來進行。 離子植入制程的離子物質是例如包含硼、碳、氟、氮、磷、砷、銦或其組合物。加工處理220可 還包含在導入額外物質之后和/或之前所進行的退火制程。退火制程的持續(xù)時間的范圍是 從0. 1秒至1800秒。退火溫度的范圍是從攝氏750度至1100度，較佳的范圍為攝氏900 至1050度。退火可利用火爐、快速熱制程(RTP)、熱板或其它合適的設備來進行。進行加工處理220之后，硬式掩模層218被轉換為加工后硬式掩模層218’。當暴 露于濕式蝕刻制程中，例如氫氟酸溶液，加工后硬式掩模層218’可提供較高的蝕刻抵抗。 因此，在使用氫氟酸的濕式蝕刻制程中，加工后硬式掩模層218’的蝕刻率低于硬式掩模層 218的蝕刻率。接續(xù)的濕式蝕刻制程可利用稀釋的輕氟酸(DHF)溶液來進行浸泡制程，而 稀釋的輕氟酸溶液可處于一適當溫度下(例如高溫(elevated temperature)或室溫)并 具有任何合適的濃度(例如溶液體積的比例為1 :100)。在室溫下以及在濃度為1/100的 稀釋輕氟酸溶液中，硬式掩模層218和加工后硬式掩模層218’的蝕刻率是分別例如約100 埃/分以及小于40埃/分。因為加工后硬式掩模層218’被輕氟酸或稀釋氫氟酸溶液所蝕 刻移除(消耗)的部份較少，加工后硬式掩模層218’可設計的比硬式掩模層218更薄。因 此，在后續(xù)的口袋型植入和/或輕摻雜漏極(lightly doped drain, LDD)植入期間，較薄的 硬式掩模層不會引起遮蔽效應副作用。所以，整體的裝置效能被改善了。再者，加工后硬式 掩模層218’可如硬式掩模般來妥善地作用，以保護下方的柵極電極層216和/或定義出圖 案來轉移至柵極介電層214和柵極電極層216。請參照圖4，包含柵極介電層214、柵極電極層216以及加工后硬式掩模層218’的 柵極結構可通過任何合適的制程來形成。舉例而言，光阻層(未繪示)是通過任何合適的 制程來形成于加工后硬式掩模層218’上，例如旋涂法，且被圖案化來形成圖案化光阻特征。 然后，光阻的圖案可通過干式蝕刻制程來轉移至下方柵極介電層214、柵極電極層216以及 加工后硬式掩模層218’，以形成柵極結構。另外，抗反射涂層(ARC)(未繪示)可形成于加 工后硬式掩模層218’上與光阻層下，以增強接續(xù)的已知圖案化制程。顯影圖案化制程可包 含軟烤(soft baking)、光罩對準、曝光圖案、曝光后烘烤、光阻顯影與干燥(例如硬烤)、 其它合適的制程和/或其組合。微影曝光制程也可通過其它適當?shù)姆椒?，例如無掩模光學 微影法(maskless photolithography)、電子束寫人(electron—beamwriting)、離子束寫 入(ion-beam writing)和分子壓印(molecular imprint)來實施或被取代。然后，提供包 含干式蝕刻、濕式蝕刻和/或其它蝕刻方法(例如反應式離子蝕刻)的蝕刻制程，以形成 PMOS裝置MOA和NMOS裝置MOB的柵極結構。接著，光阻層會被剝除?？闪私獾?，以上的 例子并未限制用以形成柵極結構的制程步驟。請參照圖5，偏移間隙壁(offset spacer) 224形成于PM0S/NM0S裝置Μ0Α/Μ0Β 的側壁上。在一例中，通過毯狀沉積介電層于PM0S/NM0S裝置M0A/240B的柵極結構上和 基材210上，再接著圖案化介電層來形成偏移間隙壁224。介電層包含例如氮化硅、氧化硅、 碳化硅、氮氧化硅、其它合適的材料和/或其組合物。介電層的厚度是實質為100埃至300 埃。介電層可通過普遍使用的技術來形成，例如等離子輔助化學氣相沉積、低壓化學氣相沉 積、次大氣壓化學氣相沉積、原子層沉積諸如此類。圖案化步驟可通過濕式蝕刻制程、干式 蝕刻制程或其組合的任一個來進行。較佳是通過非等向性干式蝕刻制程來圖案化介電層。請參照圖6，凹口 2 可選擇性地形成于基材210中NMOS裝置MOB的每一側上。此時，凹口并不形成于PMOS裝置MOA附近，因為當NMOS裝置240B露出時，PMOS裝置MOA 被保護層230，例如光阻圖案，覆蓋于其上。凹口 2 可通過任何合適的制程來形成，并實 質對準NOMS裝置MOB的柵極結構的偏移間隙壁224的邊緣。凹口 2 可通過包含一或多 個濕式蝕刻和/或干式蝕刻制程的選擇性蝕刻制程來形成。保護層230可通過本領域公知 的剝除制程來移除。接著，N型應變源/漏(NSSD)區(qū)域2 是通過任何合適的制程來形成 于凹口 2 上，如圖7所示。在一實施例中，N型應變源/漏區(qū)域2 是通過一或多個磊晶 成長制程來形成任何合適的厚度。例示性的N型應變源/漏區(qū)域228的厚度約為200埃。 磊晶制程可包含化學氣相沉積技術(例如氣相磊晶(VPE)和/或超高真空化學氣相沉積 (UHV-CVD)制程)、分子束磊晶制程和/或其它合適的制程。磊晶制程可使用氣態(tài)和/或液 態(tài)的先質(precursor)，此先質可與基材210的成分交互作用。N型應變源/漏區(qū)域2 包 含任何合適的材料，例如磊晶成長硅、碳化硅和/或其組合物。接著，可進行清潔制程，例如 使用稀釋輕氟酸清潔溶液的清潔制程。然后，對基材210進行各種不同的植入制程。這些制程可形成各種不同的摻雜區(qū) 域。摻雜區(qū)域可包含各種不同的摻雜外形且可通過多個植入制程來形成。在一實施例中， N型輕摻雜源/漏極(NLDD)區(qū)域232可通過一或多個離子植入制程來形成于N型應變源/ 漏區(qū)域2 之下或之中。N型輕摻雜源/漏極區(qū)域232是實質對準NMOS裝置MOB的柵極 結構的偏移間隙壁224的邊緣。在另一實施例中，P型口袋區(qū)域234可通過一或多個離子 植入制程來形成于鄰近N型應變源/漏區(qū)域2 且位于偏移間隙壁2M下方的位置。形成 NLDD/P型口袋區(qū)域232、234的植入制程可通過任何合適的角度來使用傾斜角制程。在一實 施例中，使用了大約25度至30度的傾斜角。如果柵極結構MOB的厚度太高，傾斜角植入 制程可能會受到遮蔽效應副作用影響。如以上所述，加工后硬式掩模層218’在濕式蝕刻制 程中具有較低的蝕刻率，因此加工后硬式掩模層218’的厚度可較薄，以于形成NLDD/P型口 袋區(qū)域的傾斜角植入制程期間，避免受到遮蔽效應的影響。請參照圖8，凹口 236是形成于PMOS裝置MOA的柵極結構的每一側上。當PMOS 裝置MOA露出時，保護層238，例如光阻圖案，可形成于NMOS裝置MOB上。凹口 236是通 過任何合適的制程來形成于PMOS裝置MOA的柵極結構的每一側邊上，且實質對準PMOS裝 置MOA的柵極結構的偏移間隙壁224的邊緣。凹口 236可通過包含一或多個濕式蝕刻和 /或干式蝕刻制程的選擇性蝕刻制程來形成。保護層238可通過本領域公知的剝除制程來 移除。P型應變源/漏(PSSD)區(qū)域240是通過任何合適的制程來形成于凹口 236上，如圖 9所示。在一實施例中，P型應變源/漏區(qū)域240是通過一或多個磊晶成長制程來形成任何 合適的厚度。例示性的P型應變源/漏區(qū)域240的厚度約為200埃。磊晶制程可包含化學 氣相沉積技術(例如氣相磊晶(VPE)和/或超高真空化學氣相沉積(UHV-CVD)制程)、分子 束磊晶制程和/或其它合適的制程。磊晶制程可使用氣態(tài)和/或液態(tài)的先質(precursor)， 此先質可與基材210的成分交互作用。P型應變源/漏區(qū)域240包含任何合適的材料，例如 磊晶成長硅、碳化硅和/或其組合物。接著，可進行清潔制程，例如使用稀釋輕氟酸清潔溶 液的清潔制程。然后，對基材210進行各種不同的植入制程。這些制程可形成各種不同的摻雜區(qū) 域。摻雜區(qū)域可包含各種不同的摻雜外形且可通過多個植入制程來形成。在一實施例中， P型輕摻雜源/漏極(PLDD)區(qū)域242可通過一或多個離子植入制程來形成于P型應變源/漏區(qū)域240之下或之中。P型輕摻雜源/漏極區(qū)域242是實質對準PMOS裝置MOA的柵極 結構的偏移間隙壁224的邊緣。在另一實施例中，N型口袋區(qū)域244可通過一或多個離子 植入制程來形成于鄰近P型應變源/漏區(qū)域240且位于偏移間隙壁2M下方的位置。形成 PLDD/N型口袋區(qū)域M2、244的植入制程可通過任何合適的角度來使用傾斜角制程。在一實 施例中，形成PLDD/N型口袋區(qū)域242、244的傾斜角是近似于形成NLDD/P型口袋區(qū)域232、 234的傾斜角。在一實施例中，使用了大約25度至30度的傾斜角。如果柵極結構MOA的 厚度太高，傾斜角植入制程可能會受到遮蔽效應副作用影響。如以上所述，加工后硬式掩模 層218’在濕式蝕刻制程中具有較低的蝕刻率，因此加工后硬式掩模層218’具有足夠薄的 厚度，以于形成PLDD/N型口袋區(qū)域的傾斜角植入制程期間，避免受到遮蔽效應的影響。源/漏極區(qū)域(未繪示)可通過已知的植入制程來形成于基材210中，以供NMOS/ POM裝置240BJ40A使用。一或多個接觸特征，例如硅化物區(qū)域，亦可通過任何合適的制程 來形成于源/漏極區(qū)域上。在接續(xù)的處理中，可實施柵極置換制程。例如，金屬柵極可替換NM0S/PM0S裝 置M0B、240A的柵極結構的柵極電極216(例如多晶硅柵極層)。具有第一功函數(shù)(work function)的第一金屬柵極可形成在NMOS裝置MOB的柵極結構中，而具有第二功函數(shù)的第 二金屬柵極可形成在PMOS裝置MOA的柵極結構中。金屬柵極可包含任何合適的材料，這 些材料包含鋁、銅、鎢、鈦、鉭、鉭鋁、氮化鉭鋁、氮化鈦、氮化鉭、硅化鎳、硅化鈷、銀、碳化鉭 (TaC)、氮化鉭硅(TaSiN)、氮化鉭碳(TaCN)、鈦鋁(TiAl)，氮化鈦鋁(TiAlN)、氮化鎢(WN)、 金屬合金、其它合適的材料和/或其組合物。接續(xù)的處理可形成各種不同的接觸窗/界層窗/線以及多層內連接特征(例如金 屬層和內層介電質)于基材210上，其是連接至半導體裝置200的各種不同的特征或結構。 額外的特征可提供電性內連接至此裝置。例如，多層內連接包含垂直內連接和水平內連接。 垂直內連接是例如已知的介層窗或接觸窗，而水平內連接系例如金屬線。各種不同的內連 接特征可使用各種不同的導電材料，這些導電材料含銅、鎢和/或硅化物。在一例中，鑲嵌 (damascene)和/或雙鑲嵌(dual damascene)制程被用來形成銅相關的多層內連接結構。雖然本發(fā)明已以數(shù)個實施例揭露如上，然其并非用以限定本發(fā)明，在本發(fā)明所屬 技術領域中任何具有通常知識者，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與 潤飾，因此本發(fā)明的保護范圍當視所附的權利要求書所界定的范圍為準。
權利要求
1.一種制造集成電路的方法，其特征在于，包含 提供一基材；形成一材料層于該基材上； 形成一硬式掩模層于該材料層上；對該硬式掩模層提供一加工處理，以導入一物質至該硬式掩模層中；以及 圖案化被加工的該硬式掩模層和該材料層。
2.根據(jù)權利要求1所述的制造集成電路的方法，其特征在于，該硬式掩模層為硅氧化物層。
3.根據(jù)權利要求1所述的制造集成電路的方法，其特征在于，還包含對該硬式掩模層 提供一熱退火步驟，且該熱退火步驟的溫度介于攝氏750度至1100度之間。
4.根據(jù)權利要求3所述的制造集成電路的方法，其特征在于，該熱退火步驟的持續(xù)時 間介于0. 1秒至1800秒之間。
5.根據(jù)權利要求1所述的制造集成電路的方法，其特征在于，該物質的種類為硼、碳、 氟或氮中的至少一個。
6.根據(jù)權利要求1所述的制造集成電路的方法，其特征在于，該物質具有一原子序數(shù)， 該原子序數(shù)小于50。
7.根據(jù)權利要求1所述的制造集成電路的方法，其特征在于，該加工處理的一能量源 是由離子植入、等離子、紫外光或電子束中的至少一個所提供。
8.根據(jù)權利要求6所述的制造集成電路的方法，其特征在于，該物質是通過一離子植 入步驟來導入，該離子植入步驟是以高于或等于10千電子伏特的一能量來進行。
9.根據(jù)權利要求6所述的制造集成電路的方法，其特征在于，該物質是通過一離子植 入步驟來導入，該離子植入步驟是以低于1E14原子/平方厘米的一劑量來進行。
10.根據(jù)權利要求1所述的制造集成電路的方法，其特征在于，還包含通過一離子植入 制程來形成一輕摻雜漏極區(qū)域于該基材中的一步驟，其中該離子植入制程是以介于25度 至30度間的傾斜角來進行。
11.一種制造一柵極結構的方法，其特征在于，包含 形成一柵極電極層于一基材上；形成一硬式掩模層于該柵極電極層上；對該硬式掩模層提供一加工處理，以形成一加工后硬式掩模層，該加工處理包含加熱該硬式掩模層；以及導入一物質至該硬式掩模層；以及圖案化該加工后硬式掩模層和該柵極電極層。
12.根據(jù)權利要求11所述的制造一柵極結構的方法，其特征在于，該加熱步驟的溫度 是介于攝氏750度至1100度之間。
13.根據(jù)權利要求11所述的制造一柵極結構的方法，其特征在于，該物質的種類為硼、 碳、氟或氮中的至少一個。
全文摘要
本發(fā)明涉及一種制造集成電路與柵極結構的方法。在此方法中，首先形成具有有限厚度的硬式掩模層于柵極層上。接著，對硬式掩模層提供一加工處理，以使硬式掩模層更能抵抗?jié)袷轿g刻溶液。然后，對已加工的硬式掩模層和柵極提供圖案化處理，以形成柵極結構。
文檔編號H01L21/28GK102148198SQ201010220700
公開日2011年8月10日 申請日期2010年7月2日 優(yōu)先權日2010年2月5日
發(fā)明者葉明熙, 歐陽暉, 王祥保, 鐘漢邠 申請人:臺灣積體電路制造股份有限公司