專利名稱：硅通孔結(jié)構(gòu)及其形成工藝的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及堆疊集成電路，尤其涉及用于三維堆疊技術(shù)的硅通孔 (through-silicon via)工藝。
背景技術(shù)：
三維(3D)晶圓-晶圓、管芯_晶圓或者管芯_管芯垂直堆疊技術(shù)設(shè)法實(shí)現(xiàn)垂直堆 疊多層有源IC器件(諸如，處理器、可編程器件和存儲(chǔ)器件)以縮短平均線長(zhǎng)度，從而減小 互連RC延遲并提高系統(tǒng)性能的期待已久的目標(biāo)。在單個(gè)晶圓上或者在管芯-晶圓垂直堆疊 中的3D互連的一個(gè)主要挑戰(zhàn)是硅通孔(TSV)為高阻抗信號(hào)提供了從晶圓的一側(cè)穿到另一 側(cè)的信號(hào)路徑。硅通孔(TSV)通常被制造成提供填充有導(dǎo)電材料的硅通孔，其中，導(dǎo)電材料 完全通過該層以與其他TSV和多個(gè)接合層的導(dǎo)體接觸并連接。通常，銅已經(jīng)成為為金屬化 TSV所選擇的金屬，這是因?yàn)殂~具有比最常用的金屬更低的電阻率和更高的載流容量。這 些特性對(duì)于支持在高集成水平和提高的器件速度下經(jīng)歷的更高電流密度來說是重要的。而 且，銅具有良好的熱導(dǎo)率并且在高純態(tài)下可用。之前嘗試?yán)镁哂写笥? 1的高縱橫比 的TSV進(jìn)行填充，然而，通常生產(chǎn)出存在缺陷的TSV，諸如在導(dǎo)電插塞中產(chǎn)生空隙(void)或 縫隙(seam)?？障痘蚩p隙在電子器件的制造期間會(huì)引起一系列問題?？煽康厣a(chǎn)TSV是三 維堆疊技術(shù)的關(guān)鍵技術(shù)之一。因此，目前正在進(jìn)行大量努力針對(duì)無(wú)空隙部件的形成。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，提供了一種器件，包括半導(dǎo)體襯底，具有前表面和后表 面，并包括形成在前表面上的集成電路(IC)組件；層間電介質(zhì)(ILD)層，被形成為上覆半導(dǎo) 體襯底的所述前表面；接觸插塞，形成在ILD層中，并且電連接至IC組件；以及通孔結(jié)構(gòu)， 形成在ILD層中，并且延伸穿過半導(dǎo)體襯底，其中，通孔結(jié)構(gòu)包括金屬層、圍繞金屬層的金 屬晶種層、圍繞金屬晶種層的阻擋層以及夾置在金屬層的至少一部分和金屬晶種層的至少 一部分之間的金屬硅化物層。優(yōu)選地，金屬硅化物層包括銅；或者金屬層包括銅，并且金屬晶種層包括銅；或者 阻擋層包括TaN、Ta、TiN, Ti或它們的組合。優(yōu)選地，通孔結(jié)構(gòu)包括圍繞阻擋層的鈍化層，其中，鈍化層包括硅氧化物。優(yōu)選地，通孔結(jié)構(gòu)包括在半導(dǎo)體襯底的后表面上露出的端部。此外，該器件還包括半導(dǎo)體組件，堆疊在半導(dǎo)體襯底的后表面上并且電連接至通 孔結(jié)構(gòu)。根據(jù)本發(fā)明的另一方面，提供了一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有前表面和后表面，并包括形成在前表面上的集成電路(IC)組件；層間電介質(zhì)(ILD)層，被形成為 上覆半導(dǎo)體襯底的前表面；接觸插塞，形成在ILD層中，并且電連接至IC組件；以及通孔結(jié) 構(gòu)，形成在ILD層中，并且延伸穿過半導(dǎo)體襯底；其中，通孔結(jié)構(gòu)包括銅層、圍繞銅層的銅晶 種層、圍繞銅晶種層的阻擋層以及夾置在銅層的至少一部分和銅晶種層的至少一部分之間 的銅硅化物層；以及其中，通孔結(jié)構(gòu)包括在半導(dǎo)體襯底的后表面上露出的端部。優(yōu)選地，阻擋層包括TaN、Ta、TiN, Ti或它們的組合。該半導(dǎo)體器件還包括圍繞阻擋層的鈍化層，其中，鈍化層包括硅氧化物。該半導(dǎo)體器件還包括背側(cè)介電層，被形成為上覆所述半導(dǎo)體襯底的后表面；以 及外部接觸，形成在背側(cè)介電層上，其中，外部接觸包括焊錫凸塊、含銅凸塊或它們的組合。根據(jù)本發(fā)明的又一方面，提供了一種工藝，包括形成從半導(dǎo)體襯底的前表面延伸 到半導(dǎo)體襯底的至少一部分的開口，其中，開口具有大于5的縱橫比；在開口中形成金屬晶 種層，其中，金屬晶種層包括與開口的側(cè)壁部分鄰近的側(cè)壁部分和與開口的底部鄰近的底 部部分；在金屬晶種層的側(cè)壁部分的至少一部分上形成金屬硅化物層；以及在金屬硅化物 層和金屬晶種層上電鍍金屬層，以填充開口。優(yōu)選地，金屬硅化物層未形成在金屬晶種層的底部部分上。優(yōu)選地，金屬晶種層、金屬硅化物層和金屬層中的每一個(gè)都包括銅。此外，該工藝還包括在形成金屬晶種層之前，形成對(duì)開口加襯的阻擋層；在形成 阻擋層之前，形成對(duì)開口加襯的鈍化層。此外，該工藝還包括對(duì)半導(dǎo)體襯底的后表面執(zhí)行薄化工藝以露出金屬層。


本發(fā)明的上述目標(biāo)、特征和優(yōu)點(diǎn)將通過參照以下結(jié)合附圖對(duì)實(shí)施例的詳細(xì)描述而 變得顯而易見，其中圖1至圖7是示出TSV工藝的示例性實(shí)施例的截面圖；以及圖8至圖10是示出使用TSV結(jié)構(gòu)的三維堆疊工藝的示例性實(shí)施例的截面圖。
具體實(shí)施例方式實(shí)施例提供了用于填充高縱橫比開口的金屬化工藝和使用該工藝形成以避免在 其中生成縫隙或空隙缺陷的結(jié)構(gòu)。術(shù)語(yǔ)“縱橫比”用于描述形成在金屬層中的任何開口的 高度-寬度比。本公開中的術(shù)語(yǔ)“高縱橫比”是指開口的高度-寬度比大于5。金屬化工藝 的實(shí)施例還可以應(yīng)用于硅通孔(TSV)結(jié)構(gòu)的形成。如貫穿本公開所使用的，術(shù)語(yǔ)“硅通孔 (TSV)，，是指填充有導(dǎo)電材料的開口，其中，導(dǎo)電材料穿過半導(dǎo)體襯底或含硅襯底的至少一 部分。實(shí)施例提供了在形成TSV的過程中使用銅金屬化以及使用銅電鍍技術(shù)來填充高縱橫 比開口，以避免縫隙或空隙缺陷。如貫穿本公開所采用的，銅(Cu)是指包含元素Cu以及充 分顯示出Cu的電特性的Cu基合金。以下詳細(xì)參考本發(fā)明的實(shí)施例，其實(shí)例在附圖中示出。在盡可能的情況下，在附圖 和說明書中使用相同參考標(biāo)號(hào)表示相同或相似的部分。在附圖中，為了清楚和方便，一個(gè)實(shí) 施例的形狀和厚度可以被放大。根據(jù)本發(fā)明，本說明書將特別用于形成裝置的一部分或更 直接地與裝置協(xié)作的元件。應(yīng)該明白，沒有具體示出或描述的元件可以采用本領(lǐng)域技術(shù)人員已知的多種形式。而且，當(dāng)一層被稱為在另一層之上或在襯底“之上”時(shí)，其可以直接在 另一層之上或襯底之上，或者還可以出現(xiàn)中間層。這里，圖1至圖7的截面圖示出了 TSV工藝的示例性實(shí)施例，圖8至圖10的截面 圖示出了使用TSV結(jié)構(gòu)的三維堆疊工藝的示例性實(shí)施例?，F(xiàn)在參考圖1，其是晶圓100的截面圖，晶圓100包括半導(dǎo)體襯底10、由襯底10處 理得到的IC組件200、上覆在半導(dǎo)體襯底10上的層間電介質(zhì)(ILD)層12以及形成在ILD 層12中與IC組件200電連接的接觸插塞14。具體地，襯底10通常為硅(Si)，例如，具有或 不具有外延層的硅襯底，或者包含絕緣埋層的絕緣體上硅襯底。襯底10具有前表面IOa (例 如，電路側(cè))和后表面IOb (例如，非電路側(cè))。形成在襯底10的前表面IOa中和/或上的 IC組件200可包括多個(gè)單獨(dú)的電路元件，諸如晶體管、二極管、電阻器、電容器、電感器和/ 或通過多種集成電路制造工藝形成的其他有源和無(wú)源半導(dǎo)體器件。ILD層12形成在襯底10 上，以使IC組件200與隨后形成的互連結(jié)構(gòu)隔離。ILD層12可以是單層或多層結(jié)構(gòu)。在一 些實(shí)施例中，ILD層12可以是通過熱CVD工藝或高密度等離子體(HDP)工藝由摻雜或未摻 雜的硅氧化物形成的硅氧化物包含層，例如，未摻雜的硅酸鹽玻璃(USG)、摻磷硅酸鹽玻璃 (PSG)或硼磷硅玻璃(BPSG)。在一些可選實(shí)施例中，ILD層12可以由摻雜的或摻雜P的旋 涂玻璃(SOG) ,PTEOS或BPTEOS形成。接下來執(zhí)行干蝕刻工藝，在ILD層12中形成接觸孔， 并且沉積導(dǎo)電材料層以填充接觸孔，形成接觸插塞14。接觸插塞14可包括鎢、含鎢合金、 銅、含銅合金或它們的組合。參考圖2，工藝前進(jìn)至在襯底10中形成具有大于5的高縱橫比的開口 18。在形成 TSV結(jié)構(gòu)的實(shí)施例中，開口 18為TSV開口，其中將執(zhí)行金屬化工藝。在限定TSV開口 18的 過程中，硬膜層16形成在ILD層12上，之后在其上形成圖案化的光刻膠層。硬膜層16可 以為氮化硅層、氮氧化硅層等。圖中未示出的光刻膠層通過曝光、烘焙、顯影和/或其他光 刻工藝被圖案化，以提供露出硬膜層16的開口。然后，使用圖案化的光刻膠層作為掩膜元 件，通過濕蝕刻或干蝕刻工藝蝕刻露出的硬膜層16，以提供開口。使用硬膜層16和圖案化 的光刻膠層作為掩膜元件，執(zhí)行蝕刻工藝以蝕刻露出的襯底10，形成具有側(cè)壁18a和底部 18b的TSV開口 18。TSV開口 18穿過半導(dǎo)體襯底10的至少一部分。在一些實(shí)施例中，可 使用任何合適的蝕刻方法來蝕刻TSV開口 18，例如等離子體蝕刻、化學(xué)濕蝕刻、激光鉆孔和 /或現(xiàn)有技術(shù)中已知的其他工藝。在一個(gè)實(shí)施例中，蝕刻工藝包括深反應(yīng)離子蝕刻(RIE) 工藝以蝕刻半導(dǎo)體襯底10。在一些實(shí)施例中，蝕刻工藝可以是使得從前表面IOa開始蝕刻 TSV開口 18以在深度上達(dá)到幾十微米(ym)至幾百微米而不穿過后表面10b。蝕刻工藝可 能導(dǎo)致具有垂直側(cè)壁輪廓或錐形側(cè)壁輪廓的開口。在一個(gè)實(shí)施例中，TSV開口 18的深度約 為20 μ m 100 μ m，直徑約為1. 5 μ m 10 μ m。TSV開口 18具有在大約5和大約10之間 的高縱橫比。在一些實(shí)施例中，TSV開口 18的縱橫比大于10。在圖3中，鈍化層20共形地沉積在所得到的結(jié)構(gòu)上，以覆蓋硬膜層16并對(duì)TSV開 口 18的側(cè)壁18a和底部18b加襯，從而防止任何導(dǎo)電材料滲漏到晶圓100的電路的任何有 源部分中。在一些實(shí)施例中，鈍化層20可以由硅氧化物、TEOS氧化物、硅氮化物、它們的組 合等形成。沉積可以使用多種技術(shù)中的任何一種來形成，包括熱氧化、LPCVD(低壓化學(xué)汽 相沉積)>APCVD (常壓化學(xué)汽相沉積),PECVD (等離子體增強(qiáng)化學(xué)汽相沉積)以及未來開發(fā) 的沉積處理。例如，可以采用利用正硅酸四乙酯(TEOS)和O3的LPCVD或PECVD工藝來形
6成TEOS氧化膜。在圖4中，然后在鈍化層20上形成阻擋層22，對(duì)TSV開口 18加襯。阻擋層22用 作防止金屬擴(kuò)散的擴(kuò)散勢(shì)壘并且作為金屬和電介質(zhì)之間的粘結(jié)層。在一些實(shí)施例中，難熔 金屬、難熔金屬氮化物、難熔金屬-硅-氮化物或它們的組合通常被用于阻擋層22。例如， 可以使用TaN、Ta、Ti、TiN、TiSiN、WN或它們的組合。在一個(gè)實(shí)施例中，阻擋層22包括TaN 層和Ta層。在另一實(shí)施例中，阻擋層22為TiN層。在另一實(shí)施例中，阻擋層22為Ti層。 隨后，金屬晶種層24形成在阻擋層22上。在一個(gè)實(shí)施例中，金屬晶種層是可通過物理汽相 沉積形成的銅晶種層24。在一些實(shí)施例中，使用用于形成銅晶種層24的其他方法(諸如 CVD)。參考圖5，在沉積金屬晶種層24之后執(zhí)行硅化物形成工藝，以將至少一部分暴露 的表面轉(zhuǎn)換為金屬硅化物層26。在一些實(shí)施例中，硅化物形成工藝為等離子體輔助金屬硅 化物形成工藝。在一個(gè)實(shí)施例中，當(dāng)沉積銅晶種層24以提供與TSV開口 18的側(cè)壁18a相 鄰的側(cè)壁部分24a、與TSV開口 18的底部18b相鄰的底部部分24b以及TSV開口 18外側(cè)的 表面部分24c時(shí)，通過等離子體輔助銅硅化物形成工藝在表面部分24c和側(cè)壁部分24a的 至少一部分上形成銅硅化物層26。金屬硅化物層26可以小于10埃。在以下條件下使用含 硅等離子體、SiH4等離子體、Si2H6等離子體、IMS等離子體、2MS等離子體、3MS等離子體或 4MS等離子體進(jìn)行等離子體輔助銅硅化物形成工藝功率約為10瓦到1000瓦，偏置功率約 為0瓦至1000瓦，溫度約為10°C度至800°C，時(shí)間約為0. 1秒至100秒，以及壓力約為1毫 托至100毫托。通過控制操作條件，諸如調(diào)節(jié)等離子體帶狀電子(sheet electron)的螺旋角分布 或調(diào)諧等離子體工藝的偏置功率條件，金屬硅化物層26可以選擇性地形成在金屬晶種層 24的側(cè)壁部分24a和/或表面部分24c上，而不形成在金屬晶種層24的底部部分24b上。 側(cè)壁部分24a可以整體或部分起反應(yīng)，以在其上形成金屬硅化物層，而底部部分24b不起反 應(yīng)以在其上不形成銅硅化物層26。圖5A示出了使用利用等離子體電子的傾斜螺旋角的等 離子體處理28來形成銅硅化物層26的示例性實(shí)施例，其使得銅晶種層24的底部部分24b 沒有銅硅化物層26。圖5B示出了使用利用等離子體電子的垂直螺旋角而沒有偏置功率的 等離子體處理30來形成銅硅化物層26的另一示例性實(shí)施例，其使得側(cè)壁部分24a和表面 部分24c反應(yīng)以形成銅硅化物層，使底部部分24b沒有銅硅化物層26。參考圖6，晶圓100被轉(zhuǎn)移至電鍍工具(諸如電化學(xué)電鍍(ECP)工具)，并且金屬 層32通過電鍍工藝被鍍?cè)诰A100上以填充TSV開口 18。雖然在此描述了 ECP工藝，但實(shí) 施例不限于ECP沉積金屬。金屬層32可包括選自包括但不限于銅和銅基合金的組中的低 阻抗導(dǎo)體材料。在一些可選實(shí)施例中，金屬層可包括多種材料，諸如鎢、鋁、金、銀等。在一 個(gè)實(shí)施例中，金屬層32為形成在銅晶種層24之上的含銅層，并且銅硅化物層26夾在它們 之間。通過在銅晶種層24的側(cè)壁部分24a上形成銅硅化物層26，銅電鍍工藝可以進(jìn)行得更 快，并且自下而上填充TSV開口 18。該電鍍工藝形成了無(wú)空隙金屬化結(jié)構(gòu)，以提供用于填充 高縱橫比開口的具有高生產(chǎn)量的可靠解決方案。隨后，如圖7所示，通過蝕刻、化學(xué)機(jī)械拋光(CMP)等去除TSV開口 18外側(cè)的金屬 層32、金屬硅化物層26、金屬晶種層24、阻擋層22、鈍化層20和/或硬膜層16的多余部 分，形成與電介質(zhì)層12的上表面基本共面的金屬填充開口的上表面?，F(xiàn)在，晶圓100包括形成在ILD層12中并延伸穿過襯底10的一部分的TSV結(jié)構(gòu)34。TSV結(jié)構(gòu)34包括金屬層 32、圍繞金屬層32的金屬晶種層24、圍繞金屬晶種層24的阻擋層22、圍繞阻擋層22的鈍 化層20以及形成在被金屬晶種層24和金屬層32夾置的部分中的金屬硅化物層26。接下來，對(duì)晶圓100執(zhí)行后段工藝(BEOL)互連技術(shù)，以制造如圖8所示的包括多 個(gè)互連層、再分布層、金屬層間電介質(zhì)(IMD)層36和接合接觸(bonding c0ntact)38的結(jié) 構(gòu)。在一個(gè)實(shí)施例中，第一層的互連層形成在MD層中，以與接觸插塞14和TSV結(jié)構(gòu)34分 別電連接，此后，在第一層的互連層上制造另一層的互連層和IMD層，為了清楚和方便在圖 中省略這些。上覆完整的頂層互連層和頂層IMD層形成接合接觸38。在一些實(shí)施例中，銅 基導(dǎo)電材料被用于形成互連層和接合接觸38。銅基導(dǎo)電材料是指包括高純?cè)劂~、含不可 避免雜質(zhì)的銅以及含少量元素(諸如，鉭、銦、錫、鋅、錳、鉻、鈦、鍺、鍶、鉬、鎂、鋁或鋯)的銅 合金?？衫勉~BEOL互連來使用標(biāo)準(zhǔn)鑲嵌工藝。參考圖9，晶圓100然后經(jīng)過晶圓薄化工藝和背側(cè)金屬化工藝。在一個(gè)實(shí)施例中， 晶圓100被附著至載體，然后將襯底10的后表面IOb處理成理想的最終厚度，露出TSV結(jié)構(gòu) 34的底端34b。這可以通過例如研磨、蝕刻和/或拋光來進(jìn)行，從而得到變薄的襯底10”，其 具有取決于使用半導(dǎo)體封裝目的的預(yù)定厚度。變薄的襯底10”可具有約5μπι至約180 μ m 的厚度。在示例性實(shí)施例中，在晶圓薄化處理之后，TSV結(jié)構(gòu)34的底部34b被露出和/或從 變薄襯底10”的后表面10b”伸出。背側(cè)金屬化包括將電連接和/或其他結(jié)構(gòu)形成在變薄 的襯底10”的后表面10b”上，包括背側(cè)介電層40和用于連接外部管芯或晶圓的接合焊盤 42。在圖10中，外部管芯或晶圓300被接合到晶圓100上，其中，接合方法包括氧化物-氧 化物接合、氧化物_硅接合、銅_銅接合、銅_焊料接合、粘附接合或它們的組合。在一個(gè)實(shí) 施例中，各個(gè)半導(dǎo)體芯片的外部接觸44可以形成在變薄的襯底10”的后表面10b”上的接 合焊盤42上，分別用于接合到電接線端。外部接觸44可以為焊錫凸塊、含銅凸塊或它們的 組合。可進(jìn)一步提供多個(gè)連接元件46，以將外部管芯300接合到晶圓100上，從而形成管 芯-晶圓堆疊。連接元件可以為焊錫凸塊、含銅凸塊或它們的組合。在一些實(shí)施例中，在切 割之后，通過例如各向異性導(dǎo)電連接膜將堆疊的一個(gè)芯片或多個(gè)芯片安裝在IC卡上。雖然已經(jīng)在優(yōu)選實(shí)施例中描述了本發(fā)明，但本發(fā)明不限于在此所披露的詳細(xì)實(shí)施 例。本領(lǐng)域技術(shù)人員還可以在不脫離本發(fā)明的精神和范圍的情況下，做出多種改變和修改。 從而，本發(fā)明的范圍將由以下權(quán)利要求及其等價(jià)物來限定和保護(hù)。
權(quán)利要求
一種器件，包括半導(dǎo)體襯底，具有前表面和后表面，并包括形成在所述前表面上的集成電路(IC)組件；層間電介質(zhì)(ILD)層，被形成為上覆所述半導(dǎo)體襯底的所述前表面；接觸插塞，形成在所述ILD層中，并且電連接至所述IC組件；以及通孔結(jié)構(gòu)，形成在所述ILD層中，并且延伸穿過所述半導(dǎo)體襯底，其中，所述通孔結(jié)構(gòu)包括金屬層、圍繞所述金屬層的金屬晶種層、圍繞所述金屬晶種層的阻擋層以及夾置在所述金屬層的至少一部分和所述金屬晶種層的至少一部分之間的金屬硅化物層。
2.根據(jù)權(quán)利要求1所述的器件，其中，所述金屬硅化物層包括銅；或者 所述金屬層包括銅，并且所述金屬晶種層包括銅；或者所述阻擋層包括TaN、Ta、TiN, Ti或它們的組合。
3.根據(jù)權(quán)利要求1所述的器件，其中，所述通孔結(jié)構(gòu)包括圍繞所述阻擋層的鈍化層，其 中，所述鈍化層包括硅氧化物，或者所述通孔結(jié)構(gòu)包括在所述半導(dǎo)體襯底的所述后表面上露出的端部。
4.根據(jù)權(quán)利要求1所述的器件，還包括半導(dǎo)體組件，堆疊在所述半導(dǎo)體襯底的所述后 表面上并且電連接至所述通孔結(jié)構(gòu)。
5.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，具有前表面和后表面，并包括形成在所述前表面上的集成電路(IC)組件；層間電介質(zhì)(ILD)層，被形成為上覆所述半導(dǎo)體襯底的所述前表面； 接觸插塞，形成在所述ILD層中，并且電連接至所述IC組件；以及 通孔結(jié)構(gòu)，形成在所述ILD層中，并且延伸穿過所述半導(dǎo)體襯底； 其中，所述通孔結(jié)構(gòu)包括銅層、圍繞所述銅層的銅晶種層、圍繞所述銅晶種層的阻擋層 以及夾置在所述銅層的至少一部分和所述銅晶種層的至少一部分之間的銅硅化物層；以及 其中，所述通孔結(jié)構(gòu)包括在所述半導(dǎo)體襯底的所述后表面上露出的端部。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中，所述阻擋層包括TaN、Ta、TiN,Ti或它們 的組合，或者所述半導(dǎo)體器件還包括圍繞所述阻擋層的鈍化層， 其中，所述鈍化層包括硅氧化物。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，還包括背側(cè)介電層，被形成為上覆所述半導(dǎo)體襯底的所述后表面；以及外部接觸，形成在所述背側(cè)介電層上，其中，所述外部接觸包括焊錫凸塊、含銅凸塊或它們的組合。
8.一種工藝，包括形成從半導(dǎo)體襯底的前表面延伸到所述半導(dǎo)體襯底的至少一部分的開口，其中，所述 開口具有大于5的縱橫比；在所述開口中形成金屬晶種層，其中，所述金屬晶種層包括與所述開口的側(cè)壁部分鄰 近的側(cè)壁部分和與所述開口的底部鄰近的底部部分；在所述金屬晶種層的所述側(cè)壁部分的至少一部分上形成金屬硅化物層；以及在所述金屬硅化物層和所述金屬晶種層上電鍍金屬層，以填充所述開口。
9.根據(jù)權(quán)利要求8所述的工藝，其中，所述金屬硅化物層未形成在所述金屬晶種層的 所述底部部分上，或者所述金屬晶種層、所述金屬硅化物層和所述金屬層中的每一個(gè)都包括銅。
10.根據(jù)權(quán)利要求8所述的工藝，還包括在形成所述金屬晶種層之前，形成對(duì)所述開口加襯的阻擋層，并且在形成所述阻擋層 之前，形成對(duì)所述開口加襯的鈍化層；或者對(duì)所述半導(dǎo)體襯底的所述后表面執(zhí)行薄化工藝以露出所述金屬層。
全文摘要
本發(fā)明公開了一種硅通孔(TSV)結(jié)構(gòu)及其形成工藝。半導(dǎo)體襯底具有前表面和后表面，并且TSV結(jié)構(gòu)被形成為延伸穿過半導(dǎo)體襯底。TSV結(jié)構(gòu)包括金屬層、圍繞金屬層的金屬晶種層、圍繞金屬晶種層的阻擋層以及形成在金屬層和金屬晶種層之間夾置的部分中的金屬硅化物層。
文檔編號(hào)H01L21/768GK101924096SQ201010203858
公開日2010年12月22日 申請(qǐng)日期2010年6月12日 優(yōu)先權(quán)日2009年6月12日
發(fā)明者吳文進(jìn), 林詠淇, 邱文智 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司