專(zhuān)利名稱(chēng)：用于fn隧穿編程及擦除的三維存儲(chǔ)器陣列的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種高密度存儲(chǔ)元件(memory device)，且特別是有關(guān)于一種其 中排列有多重平面(multiple planes)的存儲(chǔ)單元以提供三維陣列的存儲(chǔ)元件。
背景技術(shù)：
因?yàn)樵诩呻娐?integrated circuits)中元件的關(guān)鍵尺寸受限于一般存儲(chǔ)單元 (memory cell)技術(shù)，所以設(shè)計(jì)者正在尋求疊層多重平面的存儲(chǔ)單元，以達(dá)成較大的儲(chǔ)存容 量以及較低的單位位成本的技術(shù)。例如，將薄膜晶體管(thin film transistor)技術(shù)應(yīng)用 于電荷捕捉存儲(chǔ)器(charge trappingmemory)技術(shù)，可參閱Lai等人在2006年12月11-13 日發(fā)表于 IEEE Int' IElectron Devices Meeting 的名為 “A Multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory”的論文；以及Jung等人在2006年 12 月 11-13 日發(fā)表于 IEEE Int' 1 Electron Devices Meeting 的名為“Three Dimensionally Stacked NAND Flash Memory Technology UsingStacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond30nm Node，，的論文。并且，將交叉點(diǎn)陣列(cross-point array)技術(shù)應(yīng)用于反熔絲存儲(chǔ)器(anti-fuse memory)，可參閱 Johnson 等人在 2003 年 11 月發(fā)表于 IEEE J. of Sol id-State Circuits 第 38卷第 11 號(hào)的名為"512-Mb PROM With aThree-Dimensional Array of Diode/Anti-fuse Memory Cells”的論文。在Johnson等人所述的設(shè)計(jì)中，提供多層的字符線(word lines) 及位線(bitlines)，其交叉點(diǎn)具有存儲(chǔ)器元件。上述的存儲(chǔ)器元件包括連接字符線的ρ+多 晶硅陽(yáng)極(polysilicon anode)，以及連接位線的η-多晶硅陰極(polysilicon cathode), 其中陽(yáng)極與陰極由反熔絲材料予以分開(kāi)。在Lai等人、Jung等人以及Johnson等人所述的工藝中，對(duì)于每一存儲(chǔ)器層存在 幾個(gè)關(guān)鍵光刻(critical lithography)步驟。因此，制造元件所需的關(guān)鍵光刻步驟的數(shù)目 隨著所實(shí)施的層數(shù)而倍增。關(guān)鍵光刻步驟很昂貴，所以最好在制造集成電路時(shí)予以最小化。 因此，雖然利用三維陣列能有達(dá)成較高密度的優(yōu)點(diǎn)，但是較高的制造成本卻限制此技術(shù)的 使用。在電荷捕捉存儲(chǔ)器技術(shù)中提供垂直的與非門(mén)(NAND)存儲(chǔ)單元的另一種結(jié)構(gòu)可參 閱 Tanaka 等人在 2007 年 6 月 12-14 日發(fā)表于 2007Symposiumon VLSI Technology Digest of Technical Papers 第 14—15 頁(yè)白勺名為"Bit CostScalable Technology with Punch and Plug Process for Ultra High DensityFlash Memory，，的論文。Tanaka 等人所述的 結(jié)構(gòu)包括具有其操作類(lèi)似與非門(mén)(NAND)的垂直通道(channel)的多重柵極場(chǎng)效晶體管結(jié) 構(gòu)(multi-gatefield effect transistor structure)，其中禾U用娃一氧化娃一氣化娃一氧 化硅-硅(silicon-oxide-nitride-oxide-silicon，S0N0S)電荷捕捉技術(shù)，在每一個(gè)柵極/垂直通道接口(channel interface)產(chǎn)生儲(chǔ)存位置。此存儲(chǔ)器結(jié)構(gòu)是根據(jù)當(dāng)作多重柵極 存儲(chǔ)單元的垂直通道的半導(dǎo)體(semiconductor)材料柱，具有鄰接基底(substrate)的下 選擇門(mén)(select gate)，以及位于頂部的上選擇門(mén)。利用與柱相交的平面電極層(planar electrode layers)來(lái)形成多個(gè)水平的控制門(mén)(control gates) 0控制門(mén)所使用的平面電 極層不需要關(guān)鍵光刻，因而得以節(jié)省成本。然而，每一個(gè)垂直的存儲(chǔ)單元需要許多關(guān)鍵光刻 步驟。并且，能以這種方式堆層的控制門(mén)的數(shù)目有其限制，可由例如垂直通道的導(dǎo)電率、所 使用的編程(program)及擦除(erase)程序等等因子(factors)予以測(cè)定。三維反熔絲存儲(chǔ)器結(jié)構(gòu)可參閱Hsiang-Lan Lung所申請(qǐng)的名為“Stacked Bit Line Dual Word Line Nonvolatile Memory”的美國(guó)專(zhuān)利第 7，420，242 號(hào)，其中利用比其它 的先前技術(shù)的結(jié)構(gòu)更少的光刻步驟來(lái)制造。在美國(guó)專(zhuān)利第7，420，242號(hào)中，反熔絲存儲(chǔ)器 元件形成于配置在多個(gè)階層(levels)中的水平位線的兩邊，并且水平位線之間的垂直柱 經(jīng)由多個(gè)階層向下延伸至底下的水平字符線的兩個(gè)較低階層，其中一個(gè)字符線階層耦接至 位于位線的一邊的柱，而另一個(gè)字符線階層則耦接至位于位線的另一邊的柱。這提供高密 度且反熔絲存儲(chǔ)器。期望能提供一種低制造成本的三維集成電路存儲(chǔ)器結(jié)構(gòu)，其中包括可予以擦除及 編程的可靠且很小的存儲(chǔ)器元件。

發(fā)明內(nèi)容
本發(fā)明提供一種在單一集成電路基底上實(shí)現(xiàn)三維與門(mén)(AND)型電荷捕捉存儲(chǔ)元 件。上述元件可利用一種其結(jié)構(gòu)的每一階層不需要額外的光刻步驟且具有高密度的工藝予 以制造。此元件的存儲(chǔ)單元利用半導(dǎo)體基體柱(semiconductor body pillar)的通道與字 符線的柵極之間的電荷隧穿(chargeturmeling)來(lái)編程及擦除，并且當(dāng)受到字符線的柵極 電壓控制時(shí)，可利用流經(jīng)與半導(dǎo)體基體柱相鄰的位線柱(bit line pillars)之間的通道的 電流來(lái)讀取(read)。本發(fā)明提供一種基于三維排列的多個(gè)雙存儲(chǔ)單元結(jié)構(gòu)的三維存儲(chǔ)單元陣列。上 述雙存儲(chǔ)單元結(jié)構(gòu)包括半導(dǎo)體基體柱、位于半導(dǎo)體基體柱的相對(duì)的第一及第二邊上的 第一及第二位線柱、位于半導(dǎo)體基體柱的相對(duì)的第三及第四邊上的介電電荷捕捉結(jié)構(gòu) (dielectric charge trapping structures) $ 胃它的資 14 ii者 @ 構(gòu)(data storage structures)、排列成鄰接位于半導(dǎo)體基體柱的第三邊上的介電電荷捕捉結(jié)構(gòu)的一第一字 符線、以及排列成鄰接位于半導(dǎo)體基體柱的第四邊上的介電電荷捕捉結(jié)構(gòu)的一第二字符 線?？刂破?controller)則耦接至所述陣列，并配置成用以編程及擦除多個(gè)雙存儲(chǔ)單元結(jié) 構(gòu)的選取的存儲(chǔ)單元(selected memory cells)，其方式為施加偏壓于相對(duì)應(yīng)的半導(dǎo)體基 體柱與第一及第二字符線其中之一，以便感應(yīng)FN(Fowler-Nordheim)隧穿。其它的方法可 能利用單一存儲(chǔ)單元結(jié)構(gòu)，其中位于第三邊的字符線及資料儲(chǔ)存結(jié)構(gòu)被當(dāng)作存儲(chǔ)單元，而 位于另一邊的資料儲(chǔ)存結(jié)構(gòu)及字符線之一或兩者則不予以形成或者不被用以當(dāng)作存儲(chǔ)單兀。本發(fā)明提供一種元件，包括位于基底上的一半導(dǎo)體基體柱及位線柱陣列、介電電 荷捕捉結(jié)構(gòu)、以及多個(gè)階層的字符線結(jié)構(gòu)，其排列成正交于所述半導(dǎo)體基體柱及位線柱陣 列。半導(dǎo)體基體柱在相對(duì)的第一及第二邊具有相對(duì)應(yīng)的位線柱，提供源極(source)端及漏極(drain)端。半導(dǎo)體基體柱在相對(duì)的第三及第四邊具有第一及第二通道表面。介電電荷 捕捉結(jié)構(gòu)覆蓋第一及第二通道表面，并在三維陣列的每一階層的每一半導(dǎo)體基體柱的兩邊 提供資料儲(chǔ)存位置(sites)。提供所述柱陣列的方式為，利用η型及ρ型摻雜的半導(dǎo)體材料 來(lái)實(shí)施交替的半導(dǎo)體基體柱及位線柱的列，以合于η通道存儲(chǔ)單元及ρ通道存儲(chǔ)單元，加上 以多層介電電荷捕捉結(jié)構(gòu)覆蓋這些列的側(cè)邊。以下將更詳細(xì)說(shuō)明多層介電電荷捕捉結(jié)構(gòu)。 多層電荷捕捉結(jié)構(gòu)的例子包括SONOS型氧化層-氮化層-氧化層(ONO)結(jié)構(gòu)及能隙工程 _ 氧化_ 氣化_ 氧化_ (bandgap engineered silicon-oxide-nitride-oxide -silicon, BE-S0N0S)型氧化層-氮化層-氧化層-氮化層-氧化層(0Ν0Ν0)結(jié)構(gòu)。在本發(fā)明的一實(shí)施例中，利用每一階層的字符線結(jié)構(gòu)于半導(dǎo)體基體柱及位線柱陣 列上實(shí)現(xiàn)多重階層的存儲(chǔ)單元，因而使存儲(chǔ)單元形成于半導(dǎo)體基體柱的通道表面與每一 階層的字符線結(jié)構(gòu)的交叉點(diǎn)，加上多層電荷捕捉結(jié)構(gòu)介于其間，由此提供所述三維存儲(chǔ)單 元陣列。因此，在所述元件中，字符線結(jié)構(gòu)的多個(gè)階層排列成正交于半導(dǎo)體基體柱及位線 柱陣列。所述字符線結(jié)構(gòu)包括第一組字符線，在例如結(jié)構(gòu)的左邊共同耦接至第一驅(qū)動(dòng)器 (driver)，并排列成鄰接位于交替成對(duì)的半導(dǎo)體基體柱及位線柱列之間的那些介電電荷捕 捉結(jié)構(gòu)；以及第二組字符線，與第一組字符線交錯(cuò)，在例如結(jié)構(gòu)的右邊共同耦接至第二驅(qū)動(dòng) 器，并排列成鄰接位于交錯(cuò)且交替成對(duì)的半導(dǎo)體基體柱及位線柱列之間的那些介電電荷捕 捉結(jié)構(gòu)。這使字符線提供鄰接位于半導(dǎo)體基體柱的第一通道表面及第二通道表面上的介電 電荷捕捉結(jié)構(gòu)的柵極，因而在每一半導(dǎo)體基體柱上提供每一階層的兩個(gè)可獨(dú)立尋址的存儲(chǔ) 單元。在本發(fā)明的一實(shí)施例中，解碼器電路(decoder circuitry)耦接至半導(dǎo)體基體 柱及位線柱陣列，并且耦接至位于字符線結(jié)構(gòu)的多個(gè)階層上的驅(qū)動(dòng)器。解碼器電路用以 存取三維陣列的選取的存儲(chǔ)單元。解碼器電路可用于隨機(jī)存取與門(mén)解碼(random access AND-decoding)。在所述的一例子中，在耦接至上述陣列的半導(dǎo)體基體柱的基底中，解碼 器電路包括存取元件陣列，用以存取個(gè)別的半導(dǎo)體基體柱。解碼器電路也包括列解碼器 (rowdecoder)，此列解碼器藉由位于陣列的頂部的位線導(dǎo)體(bit line conductors)耦接 至位于半導(dǎo)體基體柱的第一邊的位線柱用以存取位線柱的個(gè)別列(例如平行于字符線)。 解碼器電路也包括行解碼器(column decoder)，此行解碼器由位于陣列的底部的位線導(dǎo)體 耦接至位于半導(dǎo)體基體柱的第二邊的位線柱，用以存取位于半導(dǎo)體基體柱的第二邊的位線 柱的個(gè)別行。存取元件陣列可利用頂部及底部位線導(dǎo)體，來(lái)共享列解碼器及行解碼器。解 碼器電路也包括存儲(chǔ)器平面及字符線解碼器，此解碼器耦接至多個(gè)字符線結(jié)構(gòu)的驅(qū)動(dòng)器， 用以存取位于結(jié)構(gòu)的個(gè)別階層的第一及第二組字符線其中一組。在本發(fā)明的另一實(shí)施例中，存儲(chǔ)元件的實(shí)施方式也可是半導(dǎo)體基體柱及位線柱列 以單元源極-通道-漏極組(unit source-channel-drain sets)排列，其中單元組(unit set)包括第一位線柱，半導(dǎo)體基體柱鄰接第一位線柱；第二位線柱，鄰接半導(dǎo)體基體柱； 以及絕緣構(gòu)件(insulating member)，實(shí)現(xiàn)源極-通道-漏極-絕緣體圖案。在此實(shí)施例 中，絕緣構(gòu)件隔離相鄰的源極_通道-漏極組，在編程、擦除以及讀取期間抑制與選取的存 儲(chǔ)單元相鄰的存儲(chǔ)單元的干擾。在本發(fā)明的一實(shí)施例中，存儲(chǔ)元件包括控制電路(control circuits)及偏壓電路 (biasing circuits)，用以施加偏壓于三維陣列的選取的存儲(chǔ)單元，來(lái)執(zhí)行柵極側(cè)FN編程與柵極側(cè)FN擦除操作，并且抑制未選取的存儲(chǔ)單元所儲(chǔ)存的電荷的干擾。本發(fā)明提供一種基于柵極側(cè)注入FN電子(electron)及空穴(hole)隧穿的三維 與門(mén)(AND)型電荷捕捉存儲(chǔ)器陣列的操作方法。為了編程選取的存儲(chǔ)單元，將施加偏壓于 耦接至選取的存儲(chǔ)單元的半導(dǎo)體基體線(body line)及字符線元件(例如施加_15伏特 (V)至位于柱的一側(cè)的選取的字符線，將η通道存儲(chǔ)單元的基體柱接地，施加_8伏特(V)至 位于柱的其它側(cè)的未選取的字符線)，以便產(chǎn)生柵極注入電子隧穿的電場(chǎng)，同時(shí)斷開(kāi)其它的 半導(dǎo)體基體線，盡管已由施加偏壓至未選的字符線來(lái)電容性增壓。位于三維陣列中的相同 的階層及其它的階層的未選的字符線則被施加偏壓(例如施加_8伏特(V)至η通道存儲(chǔ) 單元)，以避免干擾。本發(fā)明提供一種存儲(chǔ)元件的制造方法。此方法包括提供集成電路基底，此集成電 路基底具有用以連接個(gè)別的半導(dǎo)體基體柱的存取元件陣列，以及用以連接位于半導(dǎo)體基體 柱的第一邊的位線柱行的位線導(dǎo)體列。相對(duì)應(yīng)的接點(diǎn)(contacts)陣列則包含于所述存取 元件及位線導(dǎo)體的表面。交替的絕緣材料層及字符線材料層形成于基底的表面上，以便建 立多個(gè)階層的字符線材料。由多個(gè)階層的字符線材料蝕刻多個(gè)溝槽(trenches)，而使溝 槽正交于基底的位線導(dǎo)體，并且暴露位于存取元件及位線導(dǎo)體兩者的表面的接點(diǎn)陣列的接 點(diǎn)。電荷捕捉結(jié)構(gòu)形成于溝槽的側(cè)壁上，至少形成于暴露在多個(gè)階層的側(cè)壁的字符線材料 上。溝槽以具有第一型摻雜物(dopant)的半導(dǎo)體材料來(lái)填充，然后予以蝕刻以便定義與存 取元件的相對(duì)應(yīng)接點(diǎn)接觸的位于溝槽內(nèi)的半導(dǎo)體基體柱，并且在半導(dǎo)體基體柱的相對(duì)的第 一及第二邊留下開(kāi)口(openings)。所述開(kāi)口以包含具有相反類(lèi)型的摻雜物的半導(dǎo)體材料的 位線柱來(lái)填充，以便定義接觸基底的位線的接點(diǎn)的位于半導(dǎo)體基體柱的第一邊的第一位線 柱，并且定義位于半導(dǎo)體基體柱的第二邊的第二位線柱(用以接觸位于頂部的位線)。由 于這工藝，使得半導(dǎo)體基體柱在與位于溝槽的側(cè)壁的電荷捕捉結(jié)構(gòu)接觸的相對(duì)的第三及第 四邊上具有通道表面。藉由蝕刻多個(gè)階層的字符線材料，以便在交替成對(duì)的列之間形成交 錯(cuò)的左字符線元件及右字符線元件，并且耦接至位于半導(dǎo)體基體柱的相對(duì)的第三及第四邊 的電荷捕捉結(jié)構(gòu)。于頂部則形成有多個(gè)位線導(dǎo)體，用以連接位于半導(dǎo)體基體柱的第二邊的 位線柱行。位線導(dǎo)體、存取元件以及字符線元件連接位于基底上的解碼電路，其排列如上所 述?；谏鲜?，本發(fā)明的工藝需要的光刻步驟很少，因而相較于其它的三維存儲(chǔ)器工 藝更實(shí)用且成本較低。


為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附附圖 作詳細(xì)說(shuō)明如下，其中圖1是依照本發(fā)明的一實(shí)施例的用于與門(mén)(AND)解碼的三維存儲(chǔ)器結(jié)構(gòu)的X-Z切 面圖。圖2是依照本發(fā)明的一實(shí)施例的用于與門(mén)(AND)解碼的三維存儲(chǔ)器結(jié)構(gòu)的X-Y階層圖。圖3繪示依照本發(fā)明的一實(shí)施例的2位單元存儲(chǔ)單元的結(jié)構(gòu)，其符號(hào)與圖1及圖 2的三維存儲(chǔ)器結(jié)構(gòu)的單元存儲(chǔ)單元的符號(hào)一致。
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圖4是依照本發(fā)明的一實(shí)施例的三維存儲(chǔ)器結(jié)構(gòu)的一部分的透視圖。圖5是依照本發(fā)明的一實(shí)施例的三維存儲(chǔ)器結(jié)構(gòu)的一階層的X-Y平面布局圖。圖6至圖15繪示依照本發(fā)明的一實(shí)施例的用以制造三維存儲(chǔ)器結(jié)構(gòu)的一系列的 工藝階段。圖16繪示依照本發(fā)明的另一實(shí)施例的半導(dǎo)體位線柱及半導(dǎo)體基體柱的列，其絕 緣構(gòu)件將單元源極_通道-漏極組分開(kāi)。圖17繪示依照本發(fā)明的一實(shí)施例的三維存儲(chǔ)器結(jié)構(gòu)的BE-SONOS電荷儲(chǔ)存結(jié)構(gòu)。圖18及圖19A至圖19D繪示依照本發(fā)明的一實(shí)施例的用以耦合字符線階層與解 碼電路的三維內(nèi)聯(lián)機(jī)結(jié)構(gòu)。圖20繪示依照本發(fā)明的一實(shí)施例的在基底中代表性的基體線存取元件陣列。圖21是依照本發(fā)明的一實(shí)施例的包含三維與門(mén)(AND)型電荷捕捉存儲(chǔ)器陣列的 集成電路的簡(jiǎn)化方塊圖。
具體實(shí)施例方式以下將參考圖1至圖21詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。圖1是三維存儲(chǔ)元件的示意圖，圖中繪示置于此三維結(jié)構(gòu)的X-Z平面的“切 面(slices)” 10、11、12。在此示意圖中，有九個(gè)雙存儲(chǔ)單元單元結(jié)構(gòu)(two-cell unit structures) 50-58，每一個(gè)單元結(jié)構(gòu)具有兩個(gè)存儲(chǔ)單元，其中包含分開(kāi)的電荷儲(chǔ)存結(jié)構(gòu) (charge storage structures)與左及右柵極。在三維存儲(chǔ)元件的實(shí)施例中，每一切面可 包括許多的雙存儲(chǔ)單元單元結(jié)構(gòu)。上述元件包括用于與門(mén)(AND)型解碼的存儲(chǔ)單元陣列， 其使用左平面解碼器(left plane decoder) 20、右平面解碼器(right plane decoder) 21, 頂部位線(列)解碼器23、底部位線(行)解碼器22以及基體線存取元件陣列(body lineaccess device array) 24。Z-方向行(例如50、53、56)的雙存儲(chǔ)單元單元結(jié)構(gòu)的半導(dǎo) 體基體經(jīng)由半導(dǎo)體基體柱(例如34)耦接至在此結(jié)構(gòu)底下的集成電路基底實(shí)施的基體線存 取元件陣列24的存取元件。同樣地，雙存儲(chǔ)單元單元結(jié)構(gòu)51、54、57的半導(dǎo)體基體經(jīng)由半 導(dǎo)體基體柱35耦接至基體線存取元件陣列24的相對(duì)應(yīng)的存取元件。雙存儲(chǔ)單元單元結(jié)構(gòu) 52、55、58的半導(dǎo)體基體經(jīng)由半導(dǎo)體基體柱36耦接至基體線存取元件陣列24。位于所有的切面10、11、12的特定階層(例如50、51、52)的雙存儲(chǔ)單元單元結(jié)構(gòu) 的左柵極，經(jīng)由字符線元件60耦接至左平面解碼器20所選擇的驅(qū)動(dòng)器。同樣地，位于所有 的切面10、11、12的特定階層(例如50、51、52)的單元結(jié)構(gòu)的右柵極經(jīng)由字符線元件63耦 接至右平面解碼器21所選擇的驅(qū)動(dòng)器。位于包含單元結(jié)構(gòu)53、54、55的階層的左柵極及右 柵極分別經(jīng)由字符線元件61耦接至左平面解碼器20，且經(jīng)由字符線元件64耦接至右平面 解碼器21。位于包含單元結(jié)構(gòu)56、57、58的階層的左柵極及右柵極分別經(jīng)由字符線元件62 耦接至左平面解碼器20，且經(jīng)由字符線元件65耦接至右平面解碼器21。在這示意圖中，位于Z-方向行(例如50、53、56)的單元結(jié)構(gòu)的右邊的源極/漏極 端經(jīng)由位線柱40、41、42耦接至沿著X-方向存儲(chǔ)單元行(實(shí)施于結(jié)構(gòu)上方的集成電路基 底)排列的位線導(dǎo)體28、29、30，并且耦接至頂部位線解碼器(top bit line decoder) 230 在這示意圖中，位于Z-方向行(例如50、53、56)的單元結(jié)構(gòu)的左邊的源極/漏極端經(jīng)由位 線柱31、32、33耦接至沿著Y-方向行(實(shí)施于三維結(jié)構(gòu)底下)排列的位線導(dǎo)體37、38、39，并且耦接至底部位線解碼器(bottom bit line decoder) 22。位于單元結(jié)構(gòu)51、54、57的左 邊的源極/漏極端耦接至位于其右邊的源極/漏極端分別與位線柱32及41，這些位線柱分 別耦接至頂部位線導(dǎo)體30及底部位線導(dǎo)體38。位于單元存儲(chǔ)單元52、55、58的左邊的源極 /漏極端耦接至位于其右邊的源極/漏極端分別與位線柱33及42，這些位線柱分別耦接至 頂部位導(dǎo)體330及底部位線導(dǎo)體39。位線柱可用金屬捆住或用金屬硅化物捆住，以便改善 導(dǎo)電率。如圖所示，利用頂部位線解碼器23來(lái)選擇位于位線導(dǎo)體30的X-方向列以及利用 底部位線解碼器22來(lái)選擇位于位線導(dǎo)體37的Y-方向行，可建立用以讀取個(gè)別存儲(chǔ)單元 (例如單元結(jié)構(gòu)53的兩個(gè)存儲(chǔ)單元之一)的電流路徑。而利用左平面解碼器20來(lái)選擇字 符線元件61及利用右平面解碼器21來(lái)選擇字符線元件64，可施加?xùn)艠O電壓至特定階層的 一單元結(jié)構(gòu)中的個(gè)別存儲(chǔ)單元。利用X-解碼及Y-解碼的基體線存取元件陣列24，可選取 Z-方向行的個(gè)別半導(dǎo)體基體用以施加偏壓。圖2是三維存儲(chǔ)元件的示意圖，圖中繪示置于此三維結(jié)構(gòu)的X-Y平面的“階層 (levels) ”66、67、68。左平面解碼器20及右平面解碼器21繪示于圖中。在上述的示意圖 中每一階層包括9個(gè)雙存儲(chǔ)單元單元結(jié)構(gòu)。在實(shí)施例中，每一階層可包括許多的存儲(chǔ)單元。 在示意圖中，階層66的單元結(jié)構(gòu)的前列包括結(jié)構(gòu)50、51、52，對(duì)應(yīng)于圖1所示的切面的頂列 (top row)。雙存儲(chǔ)單元單元結(jié)構(gòu)70-75的平衡使階層的單元結(jié)構(gòu)的3乘3 (3_by-3)X_Y排 列完整。如圖2所示，左字符線元件60利用分岔的字符線元件60-L來(lái)連接位于交替成對(duì) 的列之間的柵極。同樣地，右字符線元件63與左字符線元件60交錯(cuò)，并且利用分岔的字符 線元件63-R來(lái)連接位于其它的交替成對(duì)的列之間的柵極。所述的雙存儲(chǔ)單元單元結(jié)構(gòu)繪示于圖3。圖1及圖2所使用的符號(hào)50表示單元結(jié) 構(gòu)，此單元結(jié)構(gòu)能以所繪示的結(jié)構(gòu)予以表示，其中包括字符線元件60-L、字符線元件63-R、 半導(dǎo)體基體柱34、第一位線柱31以及第二位線柱32。介電電荷儲(chǔ)存結(jié)構(gòu)(dielectric charge storage structures) 78、79位于半導(dǎo)體基體柱34的對(duì)邊且介于在半導(dǎo)體基體柱 34的對(duì)邊上的個(gè)別通道表面與字符線元件60-L或63-R所提供的相對(duì)應(yīng)柵極之間。因此， 這種單元結(jié)構(gòu)提供雙存儲(chǔ)單元，包括圖中所標(biāo)示的CELL 1及CELL 2，每一存儲(chǔ)單元包括源 極、漏極、電荷捕捉元件以及柵極。施加于單元結(jié)構(gòu)的偏壓包括右字符線電壓Vwl-R左字符線電壓VwfL、底部位線電 壓Vb^B、頂部位線電壓Vm-T以及基體線電壓VB。從字符線到未選取的浮接半導(dǎo)體基體線 的電壓的電容性耦合(capacitivecoupling)所造成的自增壓(self boosting)有助于避 免編程干擾情況。下列表格顯示此單元結(jié)構(gòu)的兩個(gè)存儲(chǔ)單元(Cl及c2)在讀取、柵極注入 編程以及柵極注入擦除模式下，所述端的典型操作電壓。當(dāng)然，可調(diào)整電壓位準(zhǔn)，以適應(yīng)特 定實(shí)施方式與編程或擦除方法。
圖4繪示包含參考圖1至圖3所說(shuō)明的存儲(chǔ)單元陣列的三維結(jié)構(gòu)的一部分。圖中 繪示四階層的字符線，其中頂部階層包括依X-方向延伸的字符線110-112，下一階層包括 字符線113-115，再下一階層包括字符線116-118，并且底部階層包括字符線119-121。電荷 儲(chǔ)存結(jié)構(gòu)125-130形成于頂部階層的字符線110-112的對(duì)邊。電荷儲(chǔ)存結(jié)構(gòu)131-132形成 于字符線115的對(duì)邊，電荷儲(chǔ)存結(jié)構(gòu)133-134形成于字符線118的對(duì)邊，并且電荷儲(chǔ)存結(jié)構(gòu) 135-136形成于字符線121的對(duì)邊。類(lèi)似的電荷儲(chǔ)存結(jié)構(gòu)同樣形成于結(jié)構(gòu)的其它字符線的 邊上。上述的結(jié)構(gòu)包括半導(dǎo)體基體柱陣列，其包含位于所繪示的結(jié)構(gòu)的后方的柱81-84，以及位于所繪示的結(jié)構(gòu)的前方的柱93、95、97、99。位線柱形成于半導(dǎo)體基體柱的對(duì)邊之間及 對(duì)邊之上。因此，位線柱86、87、88、89、90繪示于半導(dǎo)體基體柱81-84的對(duì)邊。位線柱92、 94、96、98、100繪示于半導(dǎo)體基體柱93、95、97、99的對(duì)邊。頂部位線導(dǎo)體(未繪示)位于 上述的結(jié)構(gòu)的上面，依X-方向延伸跨越位線柱87-90及92-94、89-98等等。底部位線導(dǎo)體 (未繪示)位于上述的結(jié)構(gòu)的下面，依Y-方向延伸，耦接至沿著Y-方向行(例如在包含柱 92及柱86的行中)的半導(dǎo)體位線柱。圖5是一階層的布局圖，此階層繪示圖4的頂部階層的三條交錯(cuò)的字符線110-112 及額外的字符線155，且繪示用以連接字符線110、111、112、155與左平面解碼器及右平面 解碼器的延伸部分(extensions) 150、151。圖4所使用的參考數(shù)字會(huì)適當(dāng)?shù)刂貜?fù)出現(xiàn)在圖 5中。如圖所示，字符線110、112耦接至用以連接降落區(qū)(landing area) 153的接點(diǎn)插塞 的延伸部分151，以連接位于集成電路基底的解碼器電路。同樣地，字符線155、111耦接至 用以連接降落區(qū)152的接點(diǎn)插塞的延伸部分150，以連接位于集成電路基底的解碼器電路。 以下將參考圖18說(shuō)明一種用以連接多重階層的結(jié)構(gòu)。圖6至圖15繪示上述結(jié)構(gòu)的工藝的階段。在圖6中，集成電路基底的表面200繪 示用以連接三維結(jié)構(gòu)的接點(diǎn)陣列。此接點(diǎn)陣列包括第一組接點(diǎn)，其中包括耦接至個(gè)別的存 取元件的接點(diǎn)201-204，用以連接三維結(jié)構(gòu)的半導(dǎo)體基體線。個(gè)別的存取元件可形成于基 底中，且可包括例如金屬氧化物半導(dǎo)體(MOS)晶體管，其柵極耦接至依X-方向排列的字符 線，其源極耦接至依Y-方向排列的源極線，且其漏極連接至接點(diǎn)(例如201-204)?？捎墒?加偏壓至字符線及源極線，來(lái)選擇個(gè)別的存取元件以符合特定操作。所述接點(diǎn)陣列包括接 觸區(qū)(contact areas) 207-210，位于依Y-方向排列的底部位線導(dǎo)體206、205上，用以連接 三維結(jié)構(gòu)的左側(cè)位線柱，其說(shuō)明如上所述。圖7繪示于基底220的頂部上形成交替的絕緣材料(例如二氧化硅或氮化硅)層 221、223、225、227與字符線材料(例如η+型多晶硅)層222、224、226、228之后，于工藝的 第一階段的一多層疊層的材料的側(cè)邊剖面。在一典型結(jié)構(gòu)中，交替的絕緣材料層的厚度可 以是大約50納米(nanometers)，并且交替的字符線材料層的厚度可以是大約50納米。在 交替層的頂部上方，可形成硬掩膜(hard mask)材料(例如氮化硅)層229。圖8是從上方透視層229所獲得的布局圖，圖中繪示利用第一光刻工藝來(lái)定義溝 槽(trenches)的圖案的結(jié)果，并且用以由圖7所示的多層疊層的材料來(lái)形成溝槽245-248 的疊層的圖案化蝕刻(patterned etch)，并暴露底部位導(dǎo)體(例如接觸區(qū)210)以及耦接 至基體線存取電路的個(gè)別存取元件的接點(diǎn)(例如接點(diǎn)204)?？捎煞堑认蛐苑磻?yīng)離子蝕刻 (anisotropic reactive ionetching)技術(shù)蝕刻出具有高的深寬比(aspect ratio)的多晶 硅層與氧化硅層(silicon oxide)或氮化硅層。溝槽具有側(cè)壁230-233，結(jié)構(gòu)的每一階層的 字符線材料層暴露于其上。典型結(jié)構(gòu)的溝槽245-248的寬度可以是大約50納米。圖9繪示在接觸字符線材料層的溝槽245-248的側(cè)壁上沉積所述多層電荷捕捉結(jié) 構(gòu)240-243之后，工藝的后續(xù)階段。以下將參考圖17說(shuō)明代表性結(jié)構(gòu)及工藝。在沉積多層 電荷捕捉結(jié)構(gòu)之后，上述工藝包括沉積薄保護(hù)層(例如多層電荷捕捉結(jié)構(gòu)上方的P型多晶 硅)，以及利用非等向性工藝蝕刻所得的形成物，以便由溝槽245-248的底部移除多層電荷 捕捉結(jié)構(gòu)240-243的材料，并且暴露底部位線導(dǎo)體及接點(diǎn)(例如210、204)。電荷捕捉結(jié)構(gòu)240-243包括與字符線材料接觸的隧穿層，隧穿層上方的電荷捕捉層(charge trapping layer)，以及電荷捕捉層上方的阻擋層(blocking layer)，像是用于 典型電荷捕捉存儲(chǔ)元件。例如，隧穿層可包括二氧化硅層或氮氧化硅層，電荷捕捉層可包括 氮化硅層或其它的電荷捕捉材料層，并且阻擋層可包括二氧化硅層或SONOS型存儲(chǔ)元件特 有的高介電系數(shù)材料層。另一方面，如同以下參考圖17所述，可利用能隙工程電荷捕捉結(jié) 構(gòu)(bandgap engineered charge trapping structure)0圖10繪示在將用于半導(dǎo)體基體線的材料(例如ρ型多晶硅)填充溝槽以便形成 填充溝槽250-253之后，工藝的下一階段。半導(dǎo)體基體線接觸所述電荷捕捉結(jié)構(gòu)240-243 的阻擋層。圖11繪示利用第二光刻工藝來(lái)定義半導(dǎo)體基體線的圖案的結(jié)果，并且利用對(duì)于 半導(dǎo)體基體線材料是選擇性的非等向性蝕刻工藝進(jìn)行填充溝槽的圖案化蝕刻，以便定義 接觸接點(diǎn)的半導(dǎo)體基體柱 250-a、250-b、250-c、251-a、251-b、251-c、252-a、252-b、252-c、 253-a、253-b、253-c (所述接點(diǎn)包括接觸下面?zhèn)€別存取元件的接點(diǎn)204(未繪示))，并且在 暴露底部位線導(dǎo)體(包括接觸區(qū)210)的半導(dǎo)體基體線之間產(chǎn)生垂直的開(kāi)口。圖12繪示于開(kāi)口內(nèi)沉積位線材料(例如η型多晶硅)以形成耦接至底部位線導(dǎo) 體的位線柱260-a、260-b及耦接至頂部位線導(dǎo)體的位線柱261-a、261_b之后，工藝的后續(xù) 階段。在一工藝中，利用共形工藝(conformal process)沉積η型多晶硅以覆蓋開(kāi)口的側(cè) 壁。然后，以鎢插塞(tungsten plug) 270-273或者其它金屬或硅化物前驅(qū)材料(precursor material)來(lái)填充所獲得的襯有多晶硅的通孔(vias)，以便改善位線柱的導(dǎo)電率，并且提 供用金屬或金屬硅化物捆住的位線柱。使用被捆住的位線柱能夠藉由降低位線柱的電阻 及增加其導(dǎo)電率來(lái)形成更多的三維結(jié)構(gòu)的階層。其次，利用化學(xué)機(jī)械研磨工藝(chemical mechanical polishing process)或其它的平面化技術(shù)來(lái)平面化所述結(jié)構(gòu)，以便揭露半導(dǎo) 體基體線。圖13繪示在左字符線結(jié)構(gòu)及右字符線結(jié)構(gòu)圖案化之后，工藝的后續(xù)階段。此工藝 包括藉由多層疊層來(lái)蝕刻并利用絕緣材料285-289填充所得的開(kāi)口，以便在元件的所有階 層中產(chǎn)生交錯(cuò)的左字符線結(jié)構(gòu)281與右字符線結(jié)構(gòu)280。圖14繪示在形成經(jīng)由絕緣層(insulating layer)(未繪示)向上延伸的接點(diǎn) 290、291之后，工藝的后續(xù)階段。上述的接點(diǎn)用以連接右側(cè)位線柱261-a、261-b與依X-方 向排列的上面的位線導(dǎo)體而且不會(huì)使基體線柱(例如290)與左側(cè)位線柱(例如260-a、 260-b)短路。如圖15所示，位線導(dǎo)體294、295、296、297在結(jié)構(gòu)的上方形成圖案且依X-方 向平行于字符線元件延伸，用以連接頂部位線解碼器，頂部位線導(dǎo)體連接在參考圖14所述 的右側(cè)位線柱的頂部所形成的接點(diǎn)(例如290、291，其輪廓顯示位于位線導(dǎo)體底下)。圖16繪示另一種排列，其中用于半導(dǎo)體基體柱及半導(dǎo)體位線柱的半導(dǎo)體柱列(例 如在左字符線元件309與右字符線元件310之間)組成一單元組(unit set)，其包括第一 位線柱306、半導(dǎo)體基體柱303、第二位線柱307以及絕緣材料柱302。這種單元沿著此列 (絕緣柱(insulating pillar) 301及位線柱305是先前的單元組的一部分)重復(fù)，以便電 性隔離個(gè)別的源極-通道-漏極單元。這使溝槽的絕緣柱(例如301)介于第一半導(dǎo)體基 體柱(例如300)的第二對(duì)邊的位線柱(例如305)與第二半導(dǎo)體基體柱(例如303)的第 一對(duì)邊的位線柱(例如306)之間。如此將改善陣列的干擾情況。除了圖6至圖15的工藝 之外，可利用一個(gè)額外的光刻步驟來(lái)制造圖16的結(jié)構(gòu)以定義絕緣柱，或者可共享以上參考
13圖13所述的用以形成左側(cè)字符線元件及右側(cè)字符線元件的光刻步驟。圖17是適合用于在此所述的存儲(chǔ)單元且利用能隙工程介電隧穿層(BE-S0N0S型) 的電荷儲(chǔ)存結(jié)構(gòu)的簡(jiǎn)圖。上述的存儲(chǔ)單元包括半導(dǎo)體基體柱400的通道表面400a。在圖 17中未繪示第一鄰接位線柱的源極與第二鄰接位線柱的漏極。在這實(shí)施例中，柵極420包括η+型多晶硅。也可使用ρ+型多晶硅。其它的實(shí)施 例將金屬、金屬化合物或金屬及金屬化合物的組合于柵極420，例如鉬、氮化鉭(tantalum nitride)、金屬硅化物、鋁或其它的金屬或金屬化合物柵極材料。對(duì)于某些應(yīng)用，最好 使用其功函數(shù)(work functions)高于4. 5電子伏特(eV)的材料。參照上文，美國(guó)專(zhuān) 利第6，912，163號(hào)說(shuō)明多種適合當(dāng)作柵極端的高功函數(shù)材料。此種材料通常利用濺鍍 (sputtering)及物理氣相沉積(physical vapor deposition)技術(shù)予以沉積，并且可利用 反應(yīng)離子蝕刻來(lái)進(jìn)行圖案化。在圖17所示的實(shí)施例中，柵極側(cè)的介電隧穿層包括復(fù)合材料，其中二氧化硅所 構(gòu)成的第一層419位于柵極420的表面上，稱(chēng)為空穴隧穿層(hole tunneling layer)，利 用例如現(xiàn)場(chǎng)蒸氣產(chǎn)生(in-situ steam generation, ISSG)以沉積一氧化氮后退火(post deposition NO anneal)或在沉積期間增添一氧化氮(NO)至環(huán)境(ambient)中的選擇性氮 化(nitridation)方式來(lái)形成。二氧化硅所構(gòu)成的第一層419的厚度小于2納米(nm)，并 且最好是1. 5納米(nm)或更小。氮化硅所構(gòu)成的第二層418位于氧化硅所構(gòu)成的第一層419上，稱(chēng)為能帶偏移 層(band offset layer)，禾Ij用例如低壓化學(xué)氣相沉禾只(low-pressurechemical vapor deposition, LPCVD)在 680°C 以二氯硅燒(dichlorosilane, DCS)及氨(NH3)前驅(qū)物來(lái)形 成。在另外的工藝中，能帶偏移層包括氮氧化硅(silicon oxynitride)，利用類(lèi)似的工藝以 一氧化二氮(N2O)前驅(qū)物來(lái)制造。氮化硅層418的厚度小于3納米(nm)，并且最好是2. 5 納米(nm)或更小。二氧化硅所構(gòu)成的第三層417位于氮化硅層418上，稱(chēng)為隔離層(isolation layer)，利用例如低壓化學(xué)氣相沉積(LPCVD)以高溫氧化物(hightemperature oxide, ΗΤ0)沉積來(lái)形成。也可利用氮氧化硅或其它具有較大能隙的適當(dāng)材料來(lái)實(shí)施第三層417。 第三層417的厚度小于4納米(nm)，并且最好是3. 5納米(nm)或更小。在這實(shí)施例中，電荷捕捉層416包括其厚度大于5納米(nm)的氮化硅，例如對(duì)于 利用低壓化學(xué)氣相沉積(LPCVD)來(lái)形成的這實(shí)施例是大約7納米(nm)?？衫闷渌碾姾?捕捉材料及結(jié)構(gòu)，包括例如氮氧化硅(SixOyNz)、多硅氮化硅(silicon-rich nitride)、多硅 氧化娃(silicon-richoxide)、包含內(nèi)嵌的納米粒子(embedded nano-particles)的捕捉
to寸寸。在這實(shí)施例中，阻擋介電層(blocking dielectric layer)415包括氧化硅，可利 用濕式爐管氧化工藝(wet furnace oxidation process)由氮化物的濕式轉(zhuǎn)換而形成。其 它的實(shí)施例可利用高溫氧化物(HTO)或利用低壓化學(xué)氣相沉積(LPCVD)以二氧化硅(SiO2) 來(lái)實(shí)施。氧化硅層415的厚度可以是例如在大約5至8納米的范圍內(nèi)，而氮化硅層416的厚 度則可以是例如在5至7納米的范圍內(nèi)。在一例中，氧化硅層415是大約7納米(nm)。另一 方面，阻擋介電層415可使用其它的材料，例如氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)等等的高介電系數(shù)金屬氧化物，或材料的組合。
在典型實(shí)施例中，第一層419可以是1. 3納米(nm)的二氧化硅；能帶偏移層418 可以是2納米(nm)的氮化硅；隔離層417可以是2. 5納米(nm)的二氧化硅；電荷捕捉層 416可以是7納米(nm)的氮化硅；以及阻擋介電層415可以是7納米(nm)的氧化硅。柵 極材料可以是P+型多晶硅。圖17的層419-417的疊層在低電場(chǎng)下具有“U形”導(dǎo)電帶(conductionband)及 “倒U形”價(jià)電帶(valence band)。因而在此所述的介電隧穿層的特征是能帶偏移特性， 包括在位于半導(dǎo)體基體接口的薄區(qū)域(第一層419)中有較大的空穴隧穿位障高度(hole tunneling barrier height)，以及在小于2納米(nm)的第一偏移從通道表面起增加價(jià)電 帶能階。能帶偏移特性也包括藉由提供較高的隧穿位障高度材料(第三層417)的薄層而 在第二偏移(第二層418)從通道起減少價(jià)電帶能階，導(dǎo)致倒U形價(jià)電帶形狀。同樣地，導(dǎo) 電帶具有相同的材料選擇所導(dǎo)致的U形。第一位置的價(jià)電帶能階使電場(chǎng)足以經(jīng)由半導(dǎo)體基體與第一位置接口之間的薄區(qū) 域感應(yīng)空穴隧穿，也足以提升第一位置后面的價(jià)電帶能階至可有效消除第一位置后面的復(fù) 合隧穿介電質(zhì)中的空穴隧穿位障(holeturmeling barrier)的位準(zhǔn)。這結(jié)構(gòu)能夠高速執(zhí)行 電場(chǎng)輔助空穴隧穿，同時(shí)有效避免在為了其它的操作(例如從存儲(chǔ)單元讀取資料或編程相 鄰的存儲(chǔ)單元)而不感應(yīng)電場(chǎng)或感應(yīng)較小的電場(chǎng)的情況下經(jīng)由復(fù)合隧穿介電質(zhì)泄漏電荷。圖18是具有內(nèi)聯(lián)機(jī)結(jié)構(gòu)(interconnect structure)690的適當(dāng)三維結(jié)構(gòu)的剖面 圖，在此元件中的導(dǎo)體(conductors) 680延伸至各階層660-1至660-4的字符線結(jié)構(gòu)上的 降落區(qū)。在所示的例子中繪示四階層660-1至660-4。導(dǎo)體680排列于內(nèi)聯(lián)機(jī)結(jié)構(gòu)690內(nèi) 以便接觸各階層660-1至660-4上的降落區(qū)。每一特定階層的導(dǎo)體680經(jīng)由上面的階層的 開(kāi)口延伸以便接觸降落區(qū) 661-la、661-lb、661-2a、661-2b、661-3a、661-3b、661-4。在本例 中是使用導(dǎo)體680來(lái)使階層耦接至覆蓋階層660-1至660-4的布線層(wiringlayer)(未 繪示)的內(nèi)聯(lián)機(jī)(interconnect lines) 685，并且經(jīng)由此布線層耦接至基底的解碼器。降落區(qū)是階層660-1至660-4的一部分，用以接觸導(dǎo)體680。降落區(qū)的大小必須足 以提供空間給導(dǎo)體680，來(lái)充分耦合階層660-1至660-4與上面的內(nèi)聯(lián)機(jī)685，同時(shí)對(duì)于不 同階層的降落區(qū)而言，可解決例如導(dǎo)體680與某一階層上面的開(kāi)口之間對(duì)不準(zhǔn)的問(wèn)題。降落區(qū)的大小因而取決于一些因子，包括所使用的導(dǎo)體的大小及數(shù)目，并且將隨 著不同的實(shí)施例而變動(dòng)。此外，導(dǎo)體680的數(shù)目對(duì)于每一個(gè)降落區(qū)可以不一樣。在所示的例子中，階層660-1至660-4由上述的各種平面字符線結(jié)構(gòu)所構(gòu)成，并且 以絕緣材料層665來(lái)分開(kāi)階層660-1至660-4。接觸不同的階層660-1至660-4的導(dǎo)體680依照沿著圖18所示的橫截面延伸的 方向來(lái)排列。接觸不同的階層660-1至660-4的導(dǎo)體680的排列所定義的這方向在此稱(chēng)為 “縱向(longitudinal)”方向?！皺M向(transverse) ”方向垂直于縱向方向，且進(jìn)出圖18所 示的橫截面?？v向方向及橫向方向都被認(rèn)為是“橫向尺寸(lateral dimensions) ”，意指在 階層660-1至660-4的平面圖的二維區(qū)域中的方向。結(jié)構(gòu)或特征的“長(zhǎng)度”是縱向方向的 長(zhǎng)度，而其“寬度”則是橫向方向的寬度。階層660-1是多個(gè)階層660-1至660-4的最低階層。階層660-1位于絕緣層664上。階層660-1包括用以接觸導(dǎo)體680的第一降落區(qū)661_la及第二降落區(qū)661_lb。
在圖18中，階層660-1包括位于內(nèi)聯(lián)機(jī)結(jié)構(gòu)690的相反端的兩個(gè)降落區(qū)661_la、 661-lb。在某些另外的實(shí)施例中，省略降落區(qū)661-la、661-lb其中之一。圖19A是階層660-1的一部分的平面圖，其中包含位于內(nèi)聯(lián)機(jī)結(jié)構(gòu)690的占用面 積(footprint)內(nèi)的降落區(qū)661-la、661-lb。內(nèi)聯(lián)機(jī)結(jié)構(gòu)690的占用面積的寬度可能接近 導(dǎo)體的通孔尺寸的寬度，并且其長(zhǎng)度可能遠(yuǎn)長(zhǎng)于此寬度。如圖19A所示，降落區(qū)661-la具 有橫向方向的寬度700及縱向方向的長(zhǎng)度701。降落區(qū)661-lb具有橫向方向的寬度702及 縱向方向的長(zhǎng)度703。在圖19A的實(shí)施例中，每一個(gè)降落區(qū)661-la、661-lb都具有長(zhǎng)方形橫 截面。在其它的實(shí)施例中，每一個(gè)降落區(qū)661-la、661-lb的橫截面可以是圓形、橢圓形、正 方形、長(zhǎng)方形或稍微不規(guī)則的形狀。因?yàn)殡A層660-1是最低階層，所以導(dǎo)體680不需要通過(guò)階層660-1到下面的階層。 因此，在本例中，階層660-1在內(nèi)聯(lián)機(jī)結(jié)構(gòu)690內(nèi)沒(méi)有開(kāi)口?；仡^參照?qǐng)D18，階層660-2覆蓋階層660_1。階層660_2包括覆蓋階層660_1 上的降落區(qū)661-la的開(kāi)口 750。開(kāi)口 750則具有定義開(kāi)口 750的長(zhǎng)度752的遠(yuǎn)程縱向 側(cè)壁(distal longitudinal sidewall) 751a 及近端縱向側(cè)壁(proximal longitudinal sidewall)751b。開(kāi)口 750的長(zhǎng)度752至少與下面的降落區(qū)661-la的長(zhǎng)度701 —樣大，以 便降落區(qū)661-la的導(dǎo)體680可穿過(guò)階層660-2。階層660-2也包括覆蓋降落區(qū)661-lb的開(kāi)口 755。開(kāi)口 755具有定義開(kāi)口 755的 長(zhǎng)度757的遠(yuǎn)程縱向側(cè)壁756a及近端縱向側(cè)壁756b。開(kāi)口 755的長(zhǎng)度757至少與下面的 降落區(qū)661-lb的長(zhǎng)度703 —樣大，以便降落區(qū)661-lb的導(dǎo)體680可穿過(guò)階層660-2。階層660-2也包括分別鄰接開(kāi)口 750、755的第一降落區(qū)661_2a與第二降落區(qū) 661-2b。第一降落區(qū)661-2a及第二降落區(qū)661-2b是階層660-2的一部分，用以接觸導(dǎo)體 680。圖19B是階層660-2的一部分的平面圖，其中包括第一降落區(qū)661_2a及第二降落 區(qū)661-2b與位于內(nèi)聯(lián)機(jī)結(jié)構(gòu)690內(nèi)的開(kāi)口 750、755。如圖19B所示，開(kāi)口 750具有定義長(zhǎng)度752的縱向側(cè)壁751a、751b，并且具有定義 開(kāi)口 750的寬度754的橫向側(cè)壁(transverse sidewalls) 753a、753b。寬度754至少與下 面的降落區(qū)661-la的寬度700 —樣大，以便導(dǎo)體680可穿過(guò)開(kāi)口 750。開(kāi)口 755具有定義長(zhǎng)度757的縱向側(cè)壁756a、756b，并且具有定義寬度759的橫向 側(cè)壁758a、758b。寬度759至少與下面的降落區(qū)661-lb的寬度702 —樣大，以便導(dǎo)體680 可穿過(guò)開(kāi)口 755。如圖19B所示，降落區(qū)661_2a鄰接開(kāi)口 750且具有橫向方向的寬度704及縱向方 向的長(zhǎng)度705。降落區(qū)661-2b鄰接開(kāi)口 755且具有橫向方向的寬度706及縱向方向的長(zhǎng)度 707?；仡^參照?qǐng)D18，階層660-3覆蓋階層660-2。階層660_3包括覆蓋階層660_1上的 降落區(qū)661-la及階層660-2上的降落區(qū)661-2a的開(kāi)口 760。開(kāi)口 760具有定義開(kāi)口 760 的長(zhǎng)度762的遠(yuǎn)程縱向側(cè)壁761a及近端縱向側(cè)壁761b。開(kāi)口 760的長(zhǎng)度762至少與下面 的降落區(qū)661-la、661-2a的長(zhǎng)度701,705的總和一樣大，以便降落區(qū)661_la、661_2a的導(dǎo) 體680可穿過(guò)階層660-3。如圖18所示，開(kāi)口 760的遠(yuǎn)程縱向側(cè)壁761a垂直地對(duì)準(zhǔn)下面的開(kāi)口 750的遠(yuǎn)程
16縱向側(cè)壁751a。在下文將更詳細(xì)地說(shuō)明制造實(shí)施例中，可利用單一蝕刻掩膜的開(kāi)口及一個(gè) 形成于此單一蝕刻掩膜的開(kāi)口上方的額外的掩膜來(lái)形成開(kāi)口，并且蝕刻此額外的掩膜的工 藝沒(méi)有關(guān)鍵對(duì)準(zhǔn)步驟，因而形成垂直對(duì)準(zhǔn)的開(kāi)口，這些開(kāi)口具有沿著單一蝕刻掩膜的周邊 的遠(yuǎn)程縱向側(cè)壁761a、751a等等。階層660-3也包括覆蓋階層660-1上的降落區(qū)661_lb及階層660_2上的降落區(qū) 661-2b的開(kāi)口 765。開(kāi)口 765具有定義開(kāi)口 765的長(zhǎng)度767的外部縱向側(cè)壁766a及內(nèi)部 縱向側(cè)壁766b。開(kāi)口 765的外部縱向側(cè)壁766a垂直地對(duì)準(zhǔn)下面的開(kāi)口 755的外部縱向側(cè) 壁 756a。開(kāi)口 765的長(zhǎng)度767至少與下面的降落區(qū)661-lb、661-2b的長(zhǎng)度703、707的總和 一樣大，以便降落區(qū)661-lb、661-2b的導(dǎo)體680可穿過(guò)階層660-3。階層660-3也包括分別鄰接開(kāi)口 760、765的第一降落區(qū)661_3a與第二降落區(qū) 661-3b。第一降落區(qū)661-3a及第二降落區(qū)661-3b是階層660-3的一部分，用以接觸導(dǎo)體 680。圖19C是階層660-3的一部分的平面圖，其中包括第一降落區(qū)661_3a及第二降落 區(qū)661-3b與位于內(nèi)聯(lián)機(jī)結(jié)構(gòu)690內(nèi)的開(kāi)口 760、765。如圖19C所示，開(kāi)口 760具有定義長(zhǎng)度762的外部縱向側(cè)壁761a及內(nèi)部縱向側(cè)壁 761b，并且具有定義開(kāi)口 760的寬度764a、764b的橫向側(cè)壁763a、763b。寬度764a至少與 下面的降落區(qū)661-la的寬度700 —樣大，并且寬度764b至少與下面的降落區(qū)661_2a的寬 度704 —樣大，以便導(dǎo)體680可穿過(guò)開(kāi)口 760。在所示的實(shí)施例中，寬度764a與764b實(shí)質(zhì)上相同。另一方面，為了包容具有不同 寬度的降落區(qū)，寬度764a與764b可以不一樣。開(kāi)口 765具有定義長(zhǎng)度767的縱向側(cè)壁766a、766b，并且具有定義寬度769的橫 向側(cè)壁768a、768b。寬度769a至少與下面的降落區(qū)661_lb的寬度702 —樣大，并且寬度 769b至少與下面的降落區(qū)661-2b的寬度706 —樣大，以便導(dǎo)體680可通過(guò)開(kāi)口 765。如圖19C所示，降落區(qū)661_3a鄰接開(kāi)口 760且具有橫向方向的寬度714及縱向方 向的長(zhǎng)度715。降落區(qū)661-3b鄰接開(kāi)口 765且具有橫向方向的寬度716及縱向方向的長(zhǎng)度 717?；仡^參照?qǐng)D18，階層660-4覆蓋階層660-3。階層660-4包括覆蓋階層660-1上 的降落區(qū)661-la、階層660-2上的降落區(qū)661_2a以及階層660-3上的降落區(qū)661_3a的開(kāi) 口 770。開(kāi)口 770具有定義開(kāi)口 770的長(zhǎng)度772的縱向側(cè)壁771a、771b。開(kāi)口 770的長(zhǎng)度 772至少與下面的降落區(qū)661-la、661-2a、661-3a的長(zhǎng)度701、705、715的總和一樣大，以便 降落區(qū)661-la、661-2a、661-3a的導(dǎo)體680可通過(guò)階層660-4。如圖18所示，開(kāi)口 770的縱 向側(cè)壁771a垂直地對(duì)準(zhǔn)下面的開(kāi)口 760的縱向側(cè)壁761a。階層660-4也包括覆蓋階層660-1上的降落區(qū)661_lb、階層660-2上的降落區(qū) 661-2b以及階層660-3上的降落區(qū)661_3b的開(kāi)口 775。開(kāi)口 775具有定義開(kāi)口 775的長(zhǎng) 度777的縱向側(cè)壁776a、776b。開(kāi)口 775的縱向側(cè)壁776a垂直地對(duì)準(zhǔn)下面的開(kāi)口 765的縱 向側(cè)壁766a。開(kāi)口 775的長(zhǎng)度777至少與下面的降落區(qū)661-lb、661-2b、661-3b的長(zhǎng)度703、 707,717的總和一樣大，以便降落區(qū)661-lb、661-2b、661-3b的導(dǎo)體680可穿過(guò)階層660-4。
階層660-4也包括位于開(kāi)口 770、775之間的降落區(qū)661_4。降落區(qū)661-4是階層
660-4的一部分，用以接觸導(dǎo)體680。在圖18中，階層660-4具有一個(gè)降落區(qū)661-4。另一 方面，階層660-4可包含多于一個(gè)降落區(qū)。圖19D是階層660-4的一部分的平面圖，其中包括降落區(qū)661_4及位于內(nèi)聯(lián)機(jī)結(jié) 構(gòu)690內(nèi)的開(kāi)口 770,775o如圖19D所示，開(kāi)口 770具有定義長(zhǎng)度772的縱向側(cè)壁771a、771b，并且具有定義 開(kāi)口 770的寬度774的橫向側(cè)壁773a、773b。寬度774a、774b、774c至少與下面的降落區(qū)
661-la、661-2a、661-3a的寬度 700,704,714 一樣大，以便導(dǎo)體 680 可穿過(guò)開(kāi)口 760。開(kāi)口 775具有定義長(zhǎng)度777的縱向側(cè)壁776a、776b，并且具有定義寬度779的橫向 側(cè)壁778a、778b。寬度779a,779b,779c至少與下面的降落區(qū)661-lb、661_2b、661_3b的寬 度702、706、716 —樣大，以便導(dǎo)體680可穿過(guò)開(kāi)口 775。如圖19D所示，降落區(qū)661-4位于開(kāi)口 770、775之間且具有橫向方向的寬度724 及縱向方向的長(zhǎng)度725。回頭參照?qǐng)D18，開(kāi)口 770、760、750的遠(yuǎn)程縱向側(cè)壁771a、761a、751a垂直地對(duì)準(zhǔn)， 所以開(kāi)口 770、760、750的長(zhǎng)度差是由于側(cè)壁77lb、76lb、75Ib的水平偏移。當(dāng)在此使用時(shí)， 元件或特征“垂直地對(duì)準(zhǔn)”實(shí)質(zhì)上對(duì)齊一個(gè)垂直于橫向方向及縱向方向兩者的想象平面。當(dāng) 在此使用時(shí)，用語(yǔ)“實(shí)質(zhì)上對(duì)齊”想要考慮到利用單一蝕刻掩膜的開(kāi)口及多重蝕刻工藝來(lái)形 成開(kāi)口的制造公差(tolerance)，此制造公差可能導(dǎo)致側(cè)壁的平坦度(planarity)變化。如圖18所示，開(kāi)口 775、765、755的縱向側(cè)壁776a、766a、756a也垂直地對(duì)準(zhǔn)。同樣地，上述的階層的開(kāi)口的橫向側(cè)壁也垂直地對(duì)準(zhǔn)。參照?qǐng)D19A至圖19D，開(kāi)口 770,760,750的橫向側(cè)壁773a、763a、753a垂直地對(duì)準(zhǔn)。此外，橫向側(cè)壁773b、763b、753b垂 直地對(duì)準(zhǔn)。對(duì)于開(kāi)口 775、765、755，橫向側(cè)壁(未繪示)垂直地對(duì)準(zhǔn)，并且縱向側(cè)壁776b、 766b、756b垂直地對(duì)準(zhǔn)。在所示的實(shí)施例中，各階層660-1至660-4的開(kāi)口具有實(shí)質(zhì)上相同的橫向方向的 寬度。另一方面，為了考慮到具有不同寬度的降落區(qū)，開(kāi)口的寬度可能沿著縱向方向變動(dòng)， 例如類(lèi)步階方式(st印-like manner)。在圖18的橫截面中，位于內(nèi)聯(lián)機(jī)結(jié)構(gòu)690內(nèi)的開(kāi)口導(dǎo)致上述的階層在階層660-4 的降落區(qū)661-4的兩邊具有類(lèi)梯狀圖案(staircase-lik印attern)。亦即，每一階層的兩個(gè) 開(kāi)口對(duì)稱(chēng)于與縱向方向及橫向方向兩者垂直的軸，并且每一階層的兩個(gè)降落區(qū)也對(duì)稱(chēng)于此 軸。當(dāng)在此使用時(shí)，用語(yǔ)“對(duì)稱(chēng)的”想要考慮到利用單一蝕刻掩膜的開(kāi)口及多重蝕刻工藝來(lái) 形成開(kāi)口的制造公差，此制造公差可能導(dǎo)致開(kāi)口的尺寸變化。在每一階層包含單一開(kāi)口及單一降落區(qū)的其它實(shí)施例中，階層只在一邊具有類(lèi)梯 狀圖案。圖20繪示適合當(dāng)作圖1所示的基體線存取元件陣列的存取元件陣列的一個(gè)實(shí)施 例。如圖20所示，存取層(access layer)804實(shí)施于一基底中，其包含絕緣材料810且具 有暴露接點(diǎn)(例如接點(diǎn)812)陣列的頂部表面。在漏極接點(diǎn)808的頂面提供個(gè)別基體柱的 接點(diǎn)，且其耦接至存取層的金屬氧化物半導(dǎo)體(MOS)晶體管的漏極端。存取層804包括半 導(dǎo)體基體，其中具有源極區(qū)域842及漏極區(qū)域836。多晶硅字符線834配置于柵極介電層 (gatedielectric layers)之上以及在源極區(qū)域842與漏極區(qū)域836之間。在所示的實(shí)施例中，相鄰的金屬氧化物半導(dǎo)體(MOS)晶體管共享源極區(qū)域842，因而產(chǎn)生雙晶體管結(jié)構(gòu) (two-transistor structures) 848。源極接點(diǎn)840位于字符線834之間且接觸基底838內(nèi) 的源極區(qū)域842。源極接點(diǎn)840可連接至金屬層的位線(未繪示)，其走向垂直于字符線且 位于漏極接點(diǎn)808的行之間。硅化物覆蓋層(silicide caps)844覆蓋字符線834。介電層 (dielectriclayer) 845 覆蓋字符線 834及覆蓋層 844。隔離溝槽(isolation trenches) 846 將雙晶體管結(jié)構(gòu)848與相鄰的雙晶體管結(jié)構(gòu)分開(kāi)。在本例中，晶體管的運(yùn)作有如存取元件。 個(gè)別的基體柱可耦接至接點(diǎn)812，并且可由控制源極接點(diǎn)840及字符線834的偏壓予以個(gè)別 地選擇。當(dāng)然，可使用其它的結(jié)構(gòu)來(lái)實(shí)施存取元件陣列，包括例如垂直的金屬氧化物半導(dǎo)體 (MOS)元件陣列。圖21是依照本發(fā)明的一實(shí)施例的集成電路的簡(jiǎn)化方塊圖。集成電路975包括位 于半導(dǎo)體基底上的三維與門(mén)閃存陣列(3D AND flash memoryarray) 960，其實(shí)施方式在此 描述?？偩€(bus) 965供應(yīng)地址(addresses)給行解碼器963、列解碼器961以及左/右平 面解碼器958。個(gè)別的基體線的存取元件陣列構(gòu)成陣列960，并且共享列解碼器961及行解 碼器963，在陣列960中具有頂部位線及底部位線，應(yīng)用于如圖1所示的陣列實(shí)施例。在本 例中，方塊966的感測(cè)放大器(sense amplifiers)及資料輸入結(jié)構(gòu)(data-instructures) 經(jīng)由資料總線967耦接至頂部位線及行解碼器963。資料是從位于集成電路975上的輸入 /輸出端口(input/output ports)或從位于集成電路975的內(nèi)部或外部的其它的資料源極 經(jīng)由資料輸入線(data-in line) 971供應(yīng)給方塊966的資料輸入結(jié)構(gòu)。在所示的實(shí)施例中， 其它的電路974包含于例如通用處理器(processor)或?qū)ｉT(mén)應(yīng)用電路的集成電路，或提供 與門(mén)(AND)閃存存儲(chǔ)單元陣列所支持的單芯片系統(tǒng)(system-on-a-chip)功能的模塊的組 合。資料是從方塊966的感測(cè)放大器經(jīng)由資料輸出線(data-out line)972供應(yīng)給位于集 成電路975上的輸入/輸出端口或位于集成電路975的內(nèi)部或外部的其它的資料目的地。本例所實(shí)施的一控制器利用偏壓安排狀態(tài)機(jī)(bias arrangement statemachine)969控制偏壓安排供應(yīng)電壓的施加，例如讀取、擦除、編程、擦除驗(yàn)證以及編 程驗(yàn)證電壓，其中經(jīng)由電壓供應(yīng)器或由方塊968中供應(yīng)的電壓產(chǎn)生或提供所述供應(yīng)電壓。 所述控制器可利用在所屬技術(shù)領(lǐng)域中眾所周知的專(zhuān)用邏輯電路(special-purpose logic circuitry)予以實(shí)施。在另外的實(shí)施例中，控制器包括可在相同的集成電路上予以實(shí)施的 通用處理器，此通用處理器執(zhí)行計(jì)算機(jī)程序以控制元件的操作。在另外的其它實(shí)施例中，可 利用專(zhuān)用邏輯電路及通用處理器的組合來(lái)實(shí)施控制器。雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域 中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，故本發(fā)明 的保護(hù)范圍當(dāng)視權(quán)利要求范圍所界定的為準(zhǔn)。
權(quán)利要求
一種三維存儲(chǔ)單元陣列，包括多個(gè)三維排列的雙存儲(chǔ)單元結(jié)構(gòu)，該雙存儲(chǔ)單元結(jié)構(gòu)包括一半導(dǎo)體基體柱、位于該半導(dǎo)體基體柱的相對(duì)的第一及第二邊的第一及第二位線柱、位于該半導(dǎo)體基體柱的相對(duì)的第三及第四邊的介電電荷捕捉結(jié)構(gòu)、排列成鄰接位于該半導(dǎo)體基體柱的該第三邊的該介電電荷捕捉結(jié)構(gòu)的一第一字符線，以及排列成鄰接位于該半導(dǎo)體基體柱的該第四邊的該介電電荷捕捉結(jié)構(gòu)的一第二字符線；以及一控制器，用以編程及擦除該多個(gè)雙存儲(chǔ)單元結(jié)構(gòu)中的選取的存儲(chǔ)單元，其方式為施加偏壓于相對(duì)應(yīng)的所述半導(dǎo)體基體柱與該第一及第二字符線的一以感應(yīng)Fowler Nordheim隧穿。
2.如權(quán)利要求1所述的三維存儲(chǔ)單元陣列，其中該電荷捕捉結(jié)構(gòu)包括鄰接該相對(duì)應(yīng)的 第一或第二字符線的一隧穿層、一介電電荷捕捉層，以及鄰接該相對(duì)應(yīng)的半導(dǎo)體基體柱的 一阻擋層，并且配置該控制器用以經(jīng)由該隧穿層感應(yīng)來(lái)自該相對(duì)應(yīng)的第一或第二字符線的 電荷的 Fowler-Nordheim 隧穿。
3.如權(quán)利要求1所述的三維存儲(chǔ)單元陣列，還包括解碼器電路，該解碼器電路包括 一存取元件陣列，耦接至所述半導(dǎo)體基體柱且配置成用以施加偏壓于個(gè)別的該半導(dǎo)體基體柱；一底部位線解碼器，耦接至所述第一位線柱且配置成用以存取該第一位線柱的個(gè)別行；一頂部位線解碼器，耦接至所述第二位線柱且配置成用以存取該第二位線柱的個(gè)別 列；以及一第四解碼器，耦接至該第一及第二字符線，且配置成用以驅(qū)動(dòng)該多個(gè)雙存儲(chǔ)單元結(jié) 構(gòu)的選取的階層的該第一及第二字符線之一。
4.如權(quán)利要求1所述的三維存儲(chǔ)單元陣列，用于隨機(jī)存取與門(mén)解碼。
5.如權(quán)利要求1所述的三維存儲(chǔ)單元陣列，其中該第一及第二位線柱包括具有一核心 的半導(dǎo)體材料，該核心包括一金屬或金屬硅化物。
6.一種三維存儲(chǔ)單元陣列，包括多個(gè)三維排列的結(jié)構(gòu)，所述結(jié)構(gòu)包括多個(gè)半導(dǎo)體基體柱、位于所述半導(dǎo)體基體柱的相 對(duì)的第一及第二邊的第一及第二位線柱、位于所述半導(dǎo)體基體柱的第三邊的資料儲(chǔ)存結(jié) 構(gòu)、以及排列成鄰接位于所述半導(dǎo)體基體柱的所述第三邊的所述資料儲(chǔ)存結(jié)構(gòu)的一字符 線；以及一控制器，用以編程及擦除所述結(jié)構(gòu)的選取的存儲(chǔ)單元，其方式為施加偏壓于相對(duì)應(yīng) 的所述半導(dǎo)體基體柱以感應(yīng)Fowler-Nordheim隧穿。
7.一種包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，包括 一集成電路基底；半導(dǎo)體基體柱及位線柱的一陣列，位于該基底上，與包含排列成正交于半導(dǎo)體基體柱 及位線柱的該陣列的多個(gè)字符線結(jié)構(gòu)的多個(gè)字符線階層相交，該陣列中的所述半導(dǎo)體基體 柱在相對(duì)的第一及第二邊具有相對(duì)應(yīng)的位線柱，并且在相對(duì)的第三及第四邊具有第一及第 二通道表面；多個(gè)介電電荷捕捉結(jié)構(gòu)，位于該陣列的所述半導(dǎo)體基體柱的該第一及第二通道表面上；位于所述階層中的所述字符線結(jié)構(gòu)，分別具有排列成鄰接該陣列的所述半導(dǎo)體基體柱 上的所述介電電荷捕捉結(jié)構(gòu)的一第一組字符線，以及排列成鄰接該陣列的所述半導(dǎo)體基體 柱上的所述介電電荷捕捉結(jié)構(gòu)的一第二組字符線；位于該陣列中的所述位線柱，在所述半導(dǎo)體基體柱的所述第一邊具有底部解碼的柱， 并且在所述半導(dǎo)體基體柱的所述第二邊具有頂部解碼的柱；解碼器電路，耦接至所述半導(dǎo)體基體柱及所述位線柱的該陣列，并耦接至所述字符線 結(jié)構(gòu)的所述階層，并且配置成用以存取該三維陣列中的選取的存儲(chǔ)單元；以及一控制器，用以編程及擦除該三維陣列中的選取的存儲(chǔ)單元，其方式為施加偏壓于所 述相對(duì)應(yīng)的半導(dǎo)體基體柱與所述相對(duì)應(yīng)的階層的該第一及第二組字符線其中一組；以及讀 取該三維陣列中的選取的存儲(chǔ)單元，其方式為在所述相對(duì)應(yīng)的半導(dǎo)體基體柱的對(duì)邊感測(cè)所 述位線柱中的電流，以響應(yīng)于施加至該相對(duì)應(yīng)的階層的該第一及第二組字符線其中一組的 柵極電壓。
8.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，其中該解碼器電路包括一存取元件陣列，耦接至該陣列的所述半導(dǎo)體基體柱，且用以偏壓個(gè)別的所述半導(dǎo)體基體柱；一底部位線解碼器，耦接至位于該陣列中的所述半導(dǎo)體基體柱的所述第一邊的所述位 線柱，且用以存取所述位線柱的個(gè)別行；一頂部位線解碼器，耦接至位于該陣列的所述半導(dǎo)體基體柱的所述第二邊的所述位線 柱，且用以存取所述位線柱的個(gè)別列；以及一第四解碼器，耦接至所述字符線階層中的所述字符線結(jié)構(gòu)，且用以驅(qū)動(dòng)選取的字符 線階層上的第一及第二組字符線其中一組。
9.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，還包括控制電路，用以施 加偏壓于該三維陣列中的選取的存儲(chǔ)單元，以進(jìn)行柵極注入Fowler-Nordheim編程操作。
10.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，還包括控制電路，用以施 加偏壓于該三維陣列的選取的存儲(chǔ)單元，以便進(jìn)行柵極注入Fowler-Nordheim電子隧穿編 程操作與柵極注入Fowler-Nordheim空穴隧穿擦除操作。
11.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，其中所述半導(dǎo)體基體柱 及所述位線柱的該陣列配制成包含多個(gè)單元組柱的一圖案，所述單元組柱包括一第一位線 柱、鄰接該第一位線柱的一半導(dǎo)體基體柱、鄰接該半導(dǎo)體基體柱的一第二位線柱、以及使相 鄰的所述單元組柱彼此絕緣的一絕緣構(gòu)件。
12.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，其中該陣列中的所述位 線柱包括具有一核心的半導(dǎo)體材料，該核心包含一金屬或金屬硅化物。
13.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，其中該陣列中的所述半 導(dǎo)體基體柱包括ρ型硅，并且該陣列中的所述位線柱包括η型硅。
14.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，其中該三維陣列的特定 存儲(chǔ)單元的該介電電荷捕捉結(jié)構(gòu)位在該半導(dǎo)體基體柱與一相對(duì)應(yīng)的階層的所述第一及第 二組字符線的一相對(duì)應(yīng)組中的該字符線之間包括一隧穿層、一電荷捕捉層以及一阻擋層。
15.如權(quán)利要求7所述的包含三維存儲(chǔ)單元陣列的存儲(chǔ)元件，用于隨機(jī)存取與門(mén)解碼。3
16.一種存儲(chǔ)元件的制造方法，包括提供包含一存取元件陣列及一第一組位線的一基底，該基底具有一表面，該表面具有 一接點(diǎn)陣列，其中包括耦接至該存取元件陣列中的多個(gè)存取元件的多個(gè)接點(diǎn)以及耦接至該 第一組位線中的多個(gè)位線的多個(gè)接點(diǎn)；在該接點(diǎn)陣列上形成由交替的字符線材料層及絕緣材料層所構(gòu)成的一疊層；在該疊層中形成多個(gè)溝槽，所述溝槽暴露位于耦接至所述存取元件的該基底的該表面 上的接點(diǎn)的個(gè)別列，且暴露位于耦接至該第一組位線的所述位線的該基底的該表面上的接 點(diǎn)，并具有暴露該疊層中的所述字符線材料層的字符線材料的多個(gè)側(cè)壁；沿所述溝槽的所述側(cè)壁形成一電荷捕捉結(jié)構(gòu)，其至少位于暴露在所述溝槽的所述側(cè)壁 上的字符線材料上；在該電荷捕捉結(jié)構(gòu)上形成位于所述溝槽內(nèi)的多個(gè)半導(dǎo)體基體柱，所述半導(dǎo)體基體柱接 觸所述溝槽中的所述接點(diǎn)列的個(gè)別接點(diǎn)；在所述半導(dǎo)體基體柱的第一及第二對(duì)邊上及所述溝槽內(nèi)形成位于所述溝槽內(nèi)的多個(gè) 位線柱，其中位于所述半導(dǎo)體基體柱的該第一對(duì)邊的所述位線柱接觸耦接至該第一組位線 中的一位線的個(gè)別接點(diǎn)；以及在所述半導(dǎo)體基體柱的該第二對(duì)邊形成耦接至所述位線柱的一第二組位線。
17.如權(quán)利要求16所述的存儲(chǔ)元件的制造方法，其中形成所述半導(dǎo)體基體柱的步驟包 括在該電荷捕捉結(jié)構(gòu)上以摻雜的半導(dǎo)體材料來(lái)填充所述溝槽，然后實(shí)施一圖案化蝕刻工 藝來(lái)移除位于所述溝槽內(nèi)的該摻雜的半導(dǎo)體材料，以便留下所述半導(dǎo)體基體柱。
18.如權(quán)利要求17所述的存儲(chǔ)元件的制造方法，其中形成所述位線柱的步驟包括用 位線材料來(lái)填充該圖案化蝕刻工藝所留下的區(qū)域，以便提供所述位線柱。
19.如權(quán)利要求16所述的存儲(chǔ)元件的制造方法，其中形成所述位線柱的步驟包括提 供具有一金屬或金屬硅化物核心的一半導(dǎo)體柱作為所述位線柱。
20.如權(quán)利要求16所述的存儲(chǔ)元件的制造方法，其中形成該電荷捕捉結(jié)構(gòu)的步驟包 括在所述溝槽的所述側(cè)壁上形成介電材料的一多層疊層，該多層疊層包括一隧穿層、一電 荷捕捉層以及一阻擋層。
21.如權(quán)利要求20所述的存儲(chǔ)元件的制造方法，其中該隧穿層鄰接所述溝槽的所述側(cè)壁。
22.如權(quán)利要求16所述的存儲(chǔ)元件的制造方法，其中形成所述溝槽的步驟包括利用一 第一光刻掩膜來(lái)定義所述溝槽的一圖案，并且形成所述半導(dǎo)體基體柱的步驟包括利用一第 二光刻掩膜來(lái)定義所述溝槽中的所述半導(dǎo)體基體柱的一圖案。
23.如權(quán)利要求16所述的存儲(chǔ)元件的制造方法，還包括蝕刻該疊層，以定義包含位于 交替成對(duì)的所述溝槽之間的第一條字符線的左側(cè)字符線結(jié)構(gòu)，以及包含位于交替成對(duì)的所 述溝槽之間且與所述第一多條字符線交錯(cuò)的一第二多條字符線的右側(cè)字符線結(jié)構(gòu)。
24.如權(quán)利要求16所述的存儲(chǔ)元件的制造方法，還包括在位于一第一半導(dǎo)體基體柱的 該第二對(duì)邊上的位線柱與位于一第二半導(dǎo)體基體柱的該第一對(duì)邊上的位線柱之間，形成位 在所述溝槽中的絕緣柱。
全文摘要
一種三維存儲(chǔ)單元陣列，包括半導(dǎo)體基體柱及位線柱的一陣列、介電電荷捕捉結(jié)構(gòu)、以及排列成正交于半導(dǎo)體基體柱及位線柱的所述陣列的多個(gè)階層的字符線結(jié)構(gòu)。所述半導(dǎo)體基體柱在相對(duì)的第一及第二邊具有相對(duì)應(yīng)的位線柱，以提供源極端及漏極端。所述半導(dǎo)體基體柱在相對(duì)的第三及第四邊具有第一及第二通道表面。介電電荷捕捉結(jié)構(gòu)則覆蓋第一及第二通道表面，以在所述三維陣列的每一階層的每一半導(dǎo)體基體柱的兩邊提供資料儲(chǔ)存位置。上述元件可操作成一三維與門(mén)(AND)解碼的閃存。
文檔編號(hào)H01L21/8247GK101901809SQ20101012955
公開(kāi)日2010年12月1日 申請(qǐng)日期2010年3月3日 優(yōu)先權(quán)日2009年3月3日
發(fā)明者呂函庭, 施彥豪, 李明修, 賴(lài)二琨, 龍翔瀾 申請(qǐng)人:旺宏電子股份有限公司