專利名稱：制作互補型金屬氧化物半導體器件的方法
技術領域：
本發(fā)明涉及半導體制作工藝，特別涉及制作互補型金屬氧化物半導體器件的方法。
背景技術：
集成電路的制作需要根據(jù)指定的電路布局在給定的芯片區(qū)域上形成大量的電路元件?？紤]到操作速度、耗電量及成本效率的優(yōu)異特性，CMOS(互補型金屬氧化物半導體) 技術目前是最有前景的用于制作復雜電路的方法之一。在使用COMS技術制作復雜的集成電路時，有數(shù)百萬個晶體管(例如，N溝道晶體管與P溝道晶體管)形成于包含結(jié)晶半導體層的襯底上。不論是N溝道晶體管還是P溝道晶體管，CMOS晶體管都含有所謂的PN結(jié)，PN 結(jié)由以下兩者的界面形成高濃度摻雜的漏極/源極區(qū)、以及配置于該漏極區(qū)與該源極區(qū)之間的反向摻雜溝道。在CMOS晶體管結(jié)構中，用形成于溝道區(qū)附近且通過薄絕緣層而與該溝道區(qū)分隔的柵極電極來控制溝道區(qū)的導電率，例如控制導電溝道的驅(qū)動電流能力。當在柵極電極上施加適當?shù)目刂齐妷盒纬蓪щ姕系篮?，溝道區(qū)的導電率取決于摻雜濃度和多數(shù)電荷載流子的遷移率。對于溝道區(qū)在晶體管寬度方向的給定延伸部分而言，溝道區(qū)的導電率取決于源極區(qū)與漏極區(qū)之間的距離，該距離也被稱作溝道長度。因此，溝道區(qū)的導電率是決定CMOS 晶體管效能的主要因素。因此，減小溝道長度以及減小與溝道長度相關聯(lián)的溝道電阻率，成為用來提高集成電路操作速度的重要設計準則。然而，持續(xù)縮減晶體管尺寸從而減小溝道長度會帶來諸多問題，例如溝道的可控性減小。這些問題必須加以克服，以免過度地抵消掉逐步減小CMOS晶體管溝道長度所得到的優(yōu)勢。另外，持續(xù)減小關鍵尺寸還需要相適應的工藝技術或開發(fā)更復雜的工藝技術用來補償短溝道效應，因此從工藝角度上看會越來越困難。目前已提出從另一個角度來提高晶體管的開關速度，即通過對于給定溝道長度增大溝道的電子載流子遷移率。這種提高載流子遷移率的方法可以避免或至少延緩在與裝置縮放尺寸相關聯(lián)的工藝中所遇到的許多問題。在制造過程中采用多樣的改善方法以獲取更高的元件性能。半導體器件襯底中的機械應力已被廣泛應用于調(diào)節(jié)器件的性能。例如，在硅中，當溝道膜處于在電流方向的壓應力之下和/或處于在硅膜法線方向的張應力之下時，空穴遷移率提高；而當硅膜處于電流方向的張應力之下和/或處于硅膜法線方向的壓應力下時，電子遷移率提高。因此，可以在 P溝道場效應管和/或N溝道場效應管的溝道區(qū)中有利地產(chǎn)生壓應力和/或張應力，以增強這樣的器件的性能，即具有區(qū)域化應力結(jié)構的CMOS，其在沿著源極-漏極的方向上，在NMOS 的N型通道表面形成張應力(Tensile Stress)的應力層，可以增加電子的遷移率，而在沿著源極-漏極的方向上，在PMOS的P型通道表面形成壓應力(Compressive Stress)的應力層，可以提高空穴的遷移率。圖IA為現(xiàn)有技術中形成有金屬層的CMOS器件的結(jié)構示意圖，CMOS器件包括PMOS區(qū)域102和匪OS區(qū)域103。該PMOS區(qū)域102具有源極、漏極和第一柵極104，，匪OS區(qū)域 103具有源極、漏極和第二柵極104。另外，在PMOS區(qū)域102的源極和漏極上方形成SiGe 金屬層105’，在NMOS區(qū)域103的源極和漏極上方形成NiSi金屬層105，該金屬層用以增加 CMOS器件的電學性能。圖IB至圖II顯示了在所述CMOS器件上制備具有張應力層110的NMOS區(qū)域103 和具有壓應力層112的PMOS區(qū)域102的示意圖。參照圖IB所示，在CMOS器件上方沉積一層張應力層110，其覆蓋PMOS區(qū)域102和 NMOS區(qū)域103 ；接著，如圖IC所示，在NMOS區(qū)域103的張應力層110的上方涂覆光刻膠， 利用一掩膜進行曝光，經(jīng)顯影等工藝得到第一光刻膠圖層111，該第一光刻膠圖層111覆蓋 NMOS區(qū)域103，暴露出PMOS區(qū)域102 ；再者，如圖ID所示，利用第一光刻膠圖層111為掩膜刻蝕掉PMOS區(qū)域102的張應力層110 ；然后，如圖IE所示，去除第一光刻膠圖層111。接著，如圖IF所示，在PMOS區(qū)域102和具有張應力層110的NMOS區(qū)域103的上方形成一層壓應力層112 ；接著，如圖IG所示，在PMOS區(qū)域102的壓應力層112上涂覆另一層光刻膠，利用另一掩膜進行曝光，經(jīng)顯影等工藝后，便得到了第二光刻膠圖層113，該第二光刻膠圖層113覆蓋了 PMOS區(qū)域102的壓應力層112，暴露出NMOS區(qū)域103的壓應力層 112 ；如圖IH所示，利用第二光刻膠圖層113為掩膜刻蝕掉NMOS區(qū)域103的壓應力層112 ； 如圖II所示，得到包括具有張應力層110的NMOS區(qū)域103和具有壓應力層112的PMOS區(qū)域102的CMOS器件。然而，在上述去除PMOS區(qū)域102上方的張應力層110時，很容易導致CMOS器件中 SiGe金屬層105’出現(xiàn)表面缺陷現(xiàn)象，由此導致具有應力層的CMOS器件的電學性能會降低， 從而降低制備半導體器件的良品率。如何避免在制備具有應力層的CMOS器件過程中對該 CMOS器件的金屬層造成破壞，成為當前需要解決的技術問題。

發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。為了解決上述的問題，本發(fā)明提出了一種制作互補型金屬氧化物半導體器件的方法，所述互補型金屬氧化物半導體器件包括NMOS區(qū)域和PMOS區(qū)域，該NMOS區(qū)域和PMOS區(qū)域上分別沉積有第一金屬層和第二金屬層，所述方法包括在NMOS區(qū)域和PMOS區(qū)域的上方沉積第一阻擋層；在所述第一阻擋層的上方沉積張應力層；去除所述PMOS區(qū)域的張應力層和所述PMOS區(qū)域至少部分的第一阻擋層；在所述NMOS區(qū)域和所述PMOS區(qū)域的上方沉積壓應力層；去除所述NMOS區(qū)域的壓應力層，得到包括具有壓應力層的PMOS區(qū)域和具有張應力層的NMOS區(qū)域的互補型金屬氧化物半導體器件。進一步地，所述第一阻擋層為無應力的SIN層或氧化層。進一步地，所述第一阻擋層的厚度為50埃-100埃。進一步地，所述在NMOS區(qū)域和PMOS區(qū)域的上方沉積第一阻擋層是通過化學氣相沉積法實施的。進一步地，所述去除所述PMOS區(qū)域的張應力層和所述PMOS區(qū)域至少部分第一阻擋層包括去除所述PMOS區(qū)域的張應力層；去除所述PMOS區(qū)域的全部第一阻擋層。進一步地，所述去除所述PMOS區(qū)域的張應力層和所述PMOS區(qū)域至少部分第一阻擋層包括去除所述PMOS區(qū)域的張應力層；去除所述PMOS區(qū)域的部分第一阻擋層。進一步地，所述壓應力層或張應力層的材料為氮化硅。進一步地，所述第一金屬層和第二金屬層的材料相同。進一步地，所述第一金屬層為NiSi層，所述第二金屬層為SiGe層。進一步地，所述張應力層和壓應力層分別為多層。根據(jù)本發(fā)明，通過在將應力層沉積在CMOS器件之前，先沉積一層較薄的無應力的 SIN層，可以有效地防止CMOS器件的金屬層在刻蝕應力層的時候產(chǎn)生表面缺陷，進而制備出具有應力層的且電學性能符合實際需求的CMOS器件，有效地提高了制備半導體器件的
良品率。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。在附圖中，圖IA至圖II為使用現(xiàn)有技術制備具有應力層的CMOS器件的示意圖；圖2A至圖2J是根據(jù)本發(fā)明的方法的一個實施例制備具有應力層的CMOS器件的示意圖；圖3A和圖;3B分別為現(xiàn)有技術的方法和本發(fā)明的方法在去除張應力層后的SiGe 層的SEM示意圖；圖4為通過本發(fā)明的方法制備具有應力層的CMOS器件的步驟流程圖。
具體實施例方式在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領域技術人員來說顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領域公知的一些技術特征未進行描述。為了徹底了解本發(fā)明，將在下列的描述中提出詳細的步驟，以便說明本發(fā)明是如何通過改進制作CMOS器件的工藝來解決現(xiàn)有的CMOS器件中的金屬層的表面缺陷的問題。 顯然，本發(fā)明的施行并不限定于半導體領域的技術人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。本發(fā)明是通過CMOS器件的金屬層上直接沉積應力層之前，先沉積一層較薄的無應力的第一阻擋層，該第一阻擋層可以有效地防止刻蝕應力層時對CMOS器件的金屬層產(chǎn)生表面缺陷。通過本發(fā)明的方法提高了制備具有應力層的CMOS器件的良品率，降低了上述 CMOS器件的漏電流。圖2A至圖2J示出了根據(jù)本發(fā)明的一個實施例制備具有應力層的CMOS器件的示意圖。首先，如圖2A所示，提供一 CMOS器件，該CMOS器件包括被淺溝槽隔開的PMOS區(qū)域202和NMOS區(qū)域203。該PMOS區(qū)域202具有源極、漏極和第一柵極204，，NMOS區(qū)域203 具有源極、漏極和第二柵極204。另外，在PMOS區(qū)域202的源極和漏極上方形成SiGe金屬層205’，在NMOS區(qū)域203的源極和漏極上方形成NiSi金屬層205，該金屬層用以增強CMOS 器件內(nèi)部的電子/空穴的遷移率。圖2B至圖2J顯示了在圖2A所示的CMOS器件上制備具有張應力層211的NMOS 區(qū)域203和具有壓應力層213的PMOS區(qū)域202的示意圖。如圖2B所示，在整個結(jié)構上方沉積形成一層無應力的第一阻擋層210，優(yōu)選采用 CVD方法進行沉積，該第一阻擋層210比較薄，且該第一阻擋層210中無任何應力，其材料可以是氧化層或者氮化硅層。另外，該第一阻擋層210還可以包括兩層，即先沉積的無應力 SIN層，以及在該SIN層的上方沉積的氧化層。優(yōu)選使用氮化硅材料形成無應力的第一阻擋層210。第一阻擋層210的厚度可以在50 100埃的范圍內(nèi)選擇。接著，如圖2C所示，在第一阻擋層210的上方以大氣壓化學氣相沉積(SACVD)方式形成一層張應力層211，材料可以是但不限于氮化硅，厚度大約為450 550埃，優(yōu)選為 500埃。進一步地，還可以在該張應力層211上再次沉積其他層(圖中未示出)以滿足實際工藝需求。然后，如圖2D所示，在NMOS區(qū)域203的上方涂覆第一光刻膠圖層212，該第一光刻膠圖層212覆蓋NMOS區(qū)域203的張應力層211，暴露出PMOS區(qū)域202的張應力層211。 接著，如圖2E所示，對PMOS區(qū)域202的張應力層211和第一阻擋層210進行刻蝕，優(yōu)選采用干刻蝕法進行刻蝕，去除PMOS區(qū)域202的張應力層211和第一阻擋層210。本實施例中是將張應力層211和第一阻擋層210完全去除。當然，可以選擇部分刻蝕第一阻擋層210。 然后，如圖2F所示，采用灰化的方法去除第一光刻膠圖層212。其次，如圖2G所示，在PMOS區(qū)域202和具有張應力層211的NMOS區(qū)域203的上方形成一層壓應力層213，該壓應力層213可通過CVD方法沉積，該壓應力層的材料可以是但不限于氮化硅，厚度大約為500埃左右。進一步地，還可以在該壓應力層213上再次其他層(圖中未示出)。接著，如圖2H所示，在PMOS區(qū)域202的壓應力層213上方涂覆一層掩膜即第二光刻膠圖層214，其覆蓋PMOS區(qū)域202，暴露出NMOS區(qū)域203的壓應力層213。然后，如圖21所示，對該NMOS區(qū)域203的壓應力層213進行回蝕，去除NMOS區(qū)域203的壓應力層213，該處可以選用干刻蝕法進行回蝕。最后，如圖2J所示，采用灰化的方法去除第二光刻膠圖層214，得到包括具有壓應力層213的PMOS區(qū)域和具有張應力層211的NMOS區(qū)域的CMOS器件。需要說明的是，在PMOS區(qū)域202的金屬層205’的材料還可以選擇為鎢、鈦或其他合適的金屬或其合金。在NMOS區(qū)域203的金屬層205的材料也可以選擇為鎢、鈦或是其他合適的材料，其中，金屬層205’和金屬層205的形成方式可以是化學氣相沉積(CVD)或物理氣相沉積(PVD)，本實施例中選擇金屬層205’的材料為SiGe合金，金屬層205的材料為
6NiSi合金。相比其他金屬材料，該NiSi合金和SiGe合金可以更有效地提高CMOS器件的電學性能(如電子遷移率)。如圖3A和圖:3B所示，圖3A示出了采用現(xiàn)有技術的方法在刻蝕張應力層后的獲取的SiGe金屬層的SEM示意圖，圖;3B示出了采用本發(fā)明的方法在刻蝕張應力層后的獲取的 SiGe金屬層的SEM示意圖。圖3A中的SiGe上出現(xiàn)較多的表面缺陷，而圖的SiGe表面無明顯缺陷。產(chǎn)生該技術效果的原因目前尚不清楚，但發(fā)明人推測如下現(xiàn)有技術的SiGe 層的表面缺陷可能是由于去除張應力層時產(chǎn)生的某種應力，破壞了該SiGe的表面結(jié)構，， 從而在SEM圖中顯示為SiGe的表面缺陷，進而導致采用現(xiàn)有技術的方法制備的具有應力層的CMOS器件的電學性能降低。然而，在如圖:3B所示的采用本發(fā)明的方法去除PMOS區(qū)域202的張應力層211后的 SiGe的SEM圖中，由于在CMOS器件上沉積張應力層211之前，預先沉積了第一阻擋層210， 因此使得在刻蝕完張應力層211后，SiGe層的表面仍然完好無損。另外，在對采用本發(fā)明方法制備的具有應力層的CMOS器件進行電性測試(WAT)分析時，結(jié)果發(fā)現(xiàn)使用上述本發(fā)明的方法得到的CMOS器件的漏電流非常小，相應的該CMOS器件電學參數(shù)(如飽和電流和柵極電壓等)優(yōu)于現(xiàn)有技術制備的CMOS器件的電學參數(shù)。由此可見，本發(fā)明的方法也可起到提高CMOS器件的電學性能的效果。本實施例中采用先在CMOS器件上沉積SIN層210、其次張應力層211，進而去除 PMOS區(qū)域202的張應力層211和SIN層210，再在上述的結(jié)構上沉積壓應力層213，進一步去除NMOS區(qū)域203的壓應力層213，得到包括具有壓應力層213的PMOS區(qū)域202和具有張應力層211的NMOS區(qū)域的CMOS器件。本實施例中使用的張應力層211和壓應力層213 的材料均為SIN，故使用無應力的SIN層作為第一阻擋層210不會帶來其它雜質(zhì)，還可以防止沉積的張應力層211和壓應力層213的厚度不一致，同時避免PMOS區(qū)域202的金屬層不會受上述去除張應力層211時應力的影響。當然，該第一阻擋層210也可以選用其他材料。 另外，本實施例中是將PMOS區(qū)域202的第一阻擋層210完全刻蝕。在實際的工藝中，制備張應力層211和壓應力層213的厚度可能會不同，為后續(xù)工藝方便，可以采用部分刻蝕第一阻擋層210的方式，其第一阻擋層210的刻蝕程度依據(jù)具體的工藝需求進行設定。需要說明的是，本實施例中使用的沉積張應力層211或壓應力層213的方法屬于現(xiàn)有技術中的沉積方法，故不再詳述該沉積方法。圖4為通過本發(fā)明的方法制備具有應力層的CMOS器件的步驟流程圖。其具體的步驟包括步驟401 在CMOS器件(包括NMOS區(qū)域和PMOS區(qū)域)的上方沉積無應力的SIN
層作為第一阻擋層；步驟402 在上述步驟401的第一阻擋層的上方沉積一層張應力層；步驟403 采用干法刻蝕去除上述PMOS區(qū)域上的張應力層和第一阻擋層；步驟404 相應地，在PMOS區(qū)域和具有張應力層的NMOS區(qū)域上方沉積一層壓應力層；步驟405 去除上述NMOS區(qū)域上的壓應力層，得到包括具有壓應力層的PMOS區(qū)域和具有張應力層的NMOS區(qū)域的CMOS器件。優(yōu)選地，上述的張應力層和壓應力層、第一阻擋層的材料優(yōu)選均使用SIN，且所述第一阻擋層的厚度為50埃-100埃。本實施例中采用較薄的無應力的SIN層作為第一阻擋層，在刻蝕過程中可以有效地防止刻蝕應力層時對下層結(jié)構產(chǎn)生損害，由此提高了 CMOS器件的整體性能，并提高了制備CMOS器件的良品率。根據(jù)如上所述的實施例制作的半導體器件可以消除該器件中金屬層的表面缺陷問題，上述方法可應用于多種集成電路(IC)中。根據(jù)本發(fā)明的IC例如是存儲器電路，如隨機存取存儲器(RAM)、動態(tài)RAM(DRAM)、同步DRAM (SDRAM)、靜態(tài)RAM(SRAM)、或只讀存儲器 (ROM)等等。根據(jù)本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專用集成電路 (ASIC)、合并式DRAM邏輯集成電路(掩埋式DRAM)或任意其他電路器件。根據(jù)本發(fā)明的IC 芯片可用于例如用戶電子產(chǎn)品，如個人計算機、便攜式計算機、游戲機、蜂窩式電話、個人數(shù)字助理、攝像機、數(shù)碼相機、手機等各種電子產(chǎn)品中，尤其是射頻產(chǎn)品中。本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領域技術人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權利要求書及其等效范圍所界定。
權利要求
1.一種制作互補型金屬氧化物半導體器件的方法，所述互補型金屬氧化物半導體器件包括NMOS區(qū)域和PMOS區(qū)域，該NMOS區(qū)域和PMOS區(qū)域上分別沉積有第一金屬層和第二金屬層，所述方法包括在NMOS區(qū)域和PMOS區(qū)域的上方沉積第一阻擋層； 在所述第一阻擋層的上方沉積張應力層；去除所述PMOS區(qū)域的張應力層和所述PMOS區(qū)域至少部分的第一阻擋層； 在所述NMOS區(qū)域和所述PMOS區(qū)域的上方沉積壓應力層；去除所述NMOS區(qū)域的壓應力層，得到包括具有壓應力層的PMOS區(qū)域和具有張應力層的NMOS區(qū)域的互補型金屬氧化物半導體器件。
2.如權利要求1所述的方法，其特征在于，所述第一阻擋層為無應力的SIN層或氧化層。
3.如權利要求1所述的方法，其特征在于，所述第一阻擋層的厚度為50埃-100埃。
4.如權利要求1所述的方法，其特征在于，所述在NMOS區(qū)域和PMOS區(qū)域的上方沉積第一阻擋層是通過化學氣相沉積法實施的。
5.如權利要求1所述的方法，其特征在于，所述去除所述PMOS區(qū)域的張應力層和所述 PMOS區(qū)域至少部分第一阻擋層包括去除所述PMOS區(qū)域的張應力層； 去除所述PMOS區(qū)域的全部第一阻擋層。
6.如權利要求1所述的方法，其特征在于，所述去除所述PMOS區(qū)域的張應力層和所述 PMOS區(qū)域至少部分第一阻擋層包括去除所述PMOS區(qū)域的張應力層； 去除所述PMOS區(qū)域的部分第一阻擋層。
7.如權利要求1所述的方法，其特征在于，所述壓應力層或張應力層的材料為氮化硅。
8.如權利要求1所述的方法，其特征在于，所述第一金屬層和第二金屬層的材料相同。
9.如權利要求1所述的方法，其特征在于，所述第一金屬層為NiSi層，所述第二金屬層為SiGe層。
10.如權利要求1所述的方法，其特征在于，所述張應力層和壓應力層分別為多層。
全文摘要
本發(fā)明公開了一種制作互補型金屬氧化物半導體器件的方法，其包括NMOS區(qū)域和PMOS區(qū)域，該NMOS區(qū)域和PMOS區(qū)域上分別沉積有第一金屬層和第二金屬層，該方法包括在NMOS區(qū)域和PMOS區(qū)域的上方沉積第一阻擋層；在所述第一阻擋層的上方沉積張應力層；去除所述PMOS區(qū)域的張應力層和所述PMOS區(qū)域至少部分第一阻擋層；在所述NMOS區(qū)域和PMOS區(qū)域的上方沉積壓應力層；去除所述NMOS區(qū)域的壓應力層，得到包括具有壓應力層的PMOS區(qū)域和具有張應力層的NMOS區(qū)域的互補型金屬氧化物半導體器件。本發(fā)明的方法可以有效地防止CMOS器件的金屬層在刻蝕應力層的時候產(chǎn)生表面缺陷，并可以提高了制備半導體器件的良品率。
文檔編號H01L21/316GK102194750SQ20101012450
公開日2011年9月21日 申請日期2010年3月11日 優(yōu)先權日2010年3月11日
發(fā)明者王新鵬, 韓秋華, 黃敬勇 申請人:中芯國際集成電路制造(上海)有限公司