專利名稱：半導體結構及其制造方法
技術領域：
本發(fā)明涉及一種半導體結構及其制造方法，尤其涉及擊穿電壓大于800V的雙擴 散金屬氧化物半導體晶體管及其制造方法。
背景技術：
在當今的集成電路制造工藝中，已在單一芯片中大量地整合控制器、存儲器、低 電壓操作元件與高電壓功率元件等裝置，因而形成單一芯片系統(tǒng)。為了應付高電壓與電 流的需求，電源裝置中通常應用如雙擴散金屬氧化物半導體晶體管(double-diffused metal oxide semiconductor，DM0S)的高電壓裝置，其在高電壓下操作時具有較低的導 通電阻(on-resistance)。另外，在超大規(guī)模集成電路邏輯電路(VLSI)中則通常整合 有其他高電壓裝置，例如具有簡單結構的橫向擴散型金屬氧化物半導體晶體管(lateral double-diffused metal oxidesemiconductor, LDM0S)，相較于慣用的垂直擴散型金屬氧 化物半導體晶體管(vertical double-diffused metal oxide semiconductor, VDM0S)，其 具有較高的導通電阻。一般在設計晶體管時，主要需考慮使元件具有高擊穿電壓與低導通電阻 (on-resistance)的特性，而近年來LDMOS制造工藝已見有采用降低表面電場(reduced surface electric field, RESURF)技術。圖 1 即顯示美國專利案 6，773，997B2 使用 RESURF 原理的N型LDMOS元件，包括自溝道區(qū)415延伸至N+型漏極區(qū)406的N型井413，以及在N 型井413表面上以均一濃度摻雜的平板式(flat) P型區(qū)408，其中N型井413作為元件受到 電壓時的載流子漂移區(qū)，P型區(qū)408則作為RESURF層。而美國專利案6，773，997B2也進一 步揭露如圖2所示具有多層以均一濃度摻雜的平板式P型區(qū)408、402的元件。由于N型井413位于平板式P型區(qū)408、402與P型襯底401之間而能在關閉狀 態(tài)時輕易的耗盡，因此能以較高劑量的N型雜質形成，以降低元件的導通電阻。然而，已發(fā) 現類似上述結構的LDMOS在關閉狀態(tài)時，電場會集中在N+型漏極區(qū)406附近，而擁擠的電 場(或電荷的群聚效應(current crowdingeffect))會導致元件的擊穿電壓下降，并同時 降低元件的切換速度(switchingspeed)。另一方面，雖然可使用降低N型井413的摻雜濃 度以增大耗盡程度的方法而達到提高擊穿電壓的目的，然而元件的導通電阻會因此跟著提 高。根據上述，目前的技術仍難以同時達到高擊穿電壓與低導通電阻的目的，因此難以應用 在超高電壓(UHV)元件中，故有需要提供一種半導體結構及其形成方法，以克服先前技藝 的不足。
發(fā)明內容
本發(fā)明提供一種半導體結構，包括一第一導電型襯底；一第二導電型井區(qū)，位于 該第一導電型襯底上；一第二導電型擴散源極與一第二導電型擴散漏極，位于該第一導電 型襯底上；一柵極結構，位于該第二導電型擴散源極與該第二導電型擴散漏極之間的該第 二導電型井區(qū)上；以及以橫向排列的多數個第一導電型埋環(huán)，形成于該第二導電型井區(qū)中，并將該第二導電型井區(qū)分為一上部漂移區(qū)與一下部漂移區(qū)。本發(fā)明也提供一種半導體結構的制造方法，包括提供一第一導電型襯底；在該 第一導電型襯底上形成一第二導電型井區(qū)；在該第一導電型襯底上形成一第二導電型擴散 源極與一第二導電型擴散漏極；在該第二導電型擴散源極與該第二導電型擴散漏極之間的 該第二導電型井區(qū)上形成一柵極結構；以及在該第二導電型井區(qū)中形成以橫向排列的多數 個第一導電型埋環(huán)，其將該第二導電型井區(qū)分為一上部漂移區(qū)與一下部漂移區(qū)。本發(fā)明實施例能以簡單的方法同時增進LDMOS的擊穿電壓并降低導通電阻，因此 能應用在超高電壓技術中。
此處所說明的附圖用來提供對本發(fā)明的進一步理解，構成本申請的一部分，并不 構成對本發(fā)明的限定。在附圖中圖1至圖2為現有半導體結構的剖面圖；圖3至圖11顯示本發(fā)明一實施例半導體結構的制造工藝剖面圖；圖12顯示本發(fā)明另一實施例半導體結構的上示圖；圖13為本發(fā)明具有17個P型埋環(huán)的結構實施例的分析圖；圖14則為不具有P型埋環(huán)的典型結構的分析圖。附圖標號109 導電層；110 導電層；111 導電層(或漏極電極)；112 電極層(或柵 極電極層)；113 P+型擴散區(qū)；114 N+型擴散區(qū)(或N+型擴散源極)；115 P型井區(qū)； 116 P—型襯底；117 N型井區(qū)；118 P型埋環(huán)；119 N+型擴散區(qū)(或N+型擴散漏極)； 120 介電層；121 掩膜層；121Α 二氧化硅層；121Β 光刻膠層；123 漂移區(qū)；IM 上部漂移區(qū)；125 下部漂移區(qū)；1 溝道區(qū)；140 介電層(或局部場氧化介電結構)； 150 指末端；152 指末端；巧4 指部；401 P型襯底；402 P型區(qū)；406 N+型漏極 區(qū)；408 P型區(qū)；413 N型井；415 溝道區(qū)。
具體實施例方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚明白，下面結合附圖對本發(fā)明實施 例做進一步詳細說明。在此，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，但并不作為 對本發(fā)明的限定。本發(fā)明的實施例提供一種半導體裝置及其制造方法。有關各實施例的制造方式和 使用方式如下所詳述，并伴隨附圖加以說明。其中，附圖和說明書中使用的相同的元件編號 表示相同或類似的元件。而在附圖中，為清楚和方便說明起見，有關實施例的形狀和厚度或 有不符實際的情形。而以下所描述者特別針對本發(fā)明的裝置的各項元件或其整合加以說 明，然而，值得注意的是，上述元件并不特別限定于所顯示或描述者，而是可以本領域技術 人員所得知的各種形式，此外，當一層材料層是位于另一材料層或襯底之上時，其可以是直 接位于其表面上或另外插入有其他中介層。圖3至圖11顯示本發(fā)明N型溝道LDMOS的制造工藝剖面圖。請參考圖3，在P—型 襯底116中形成N型井區(qū)117。N型井區(qū)117的形成方法可包括進行一般的光刻制造工藝CN 102122668 A
說明書
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以在p_型襯底116上形成圖案化的掩膜層(未顯示)，接著對P_型襯底116植入N型摻雜 質，且然后移除掩膜層。上述N型摻雜質可包括磷、砷、氮、銻或上述的組合，摻雜劑量可介 于約2xl012/cm2至約IxlO13Zcm2,摻雜能量可介于約400keV至約600keV。在植入N型摻雜 質后，可進行退火步驟，其中溫度可介于約1000°C至約1050°C，時間可介于約8小時至約15 小時，使N型井區(qū)117擴散至襯底116約5μπι至約15 μ m的深度。請參考圖4，在？_型襯底116中形成P型井區(qū)115。P型井區(qū)115通過P_型襯底 116而與N型井區(qū)117互相隔開。P型井區(qū)115的形成方法可包括進行一般的光刻制造工 藝以在P_型襯底116上形成圖案化的掩膜層(未顯示)，接著對P_型襯底116植入P型摻 雜質，且然后移除掩膜層。上述P型摻雜質可包括硼、鎵、鋁、銦或上述的組合。摻雜劑量可 介于約lxl014/Cm2至約lxl015/cm2，摻雜能量可介于約IOOkeV至約400keV。接著可進行退 火步驟，溫度介于約1000°C至約1050°C，時間介于約3小時至約5小時，使P型井區(qū)115擴 散至襯底116約5 μ m至約15 μ m的深度。請參考圖5，在廠型襯底116上形成圖案化掩膜層121。掩膜層121可包含任何適 當的材料，例如二氧化硅、碳化硅、氮化硅、或氮氧化硅，形成方法可包括物理汽相沉積法、 化學汽相沉積法、等離子體增益化學汽相沉積法、高密度等離子體化學汽相沉積法、低壓化 學汽相沉積法、或其他任何適當的沉積技術或薄膜成長技術。在一實施例中，掩膜層121 是由硅烷與氧反應所沉積而成的二氧化硅。在其他例子中，掩膜層121為由四乙氧基硅烷 (tetraethoxysilane ；TE0S)與臭氧反應所沉積而成的二氧化硅。在某些實施例中，掩膜層 121為光刻膠材料。或者，在一實施例中，掩膜層121也可為由二氧化硅層121A與光刻膠 層121B構成的結構，如圖5所示。在一實施例中，利用一掩膜進行一光刻程序，以在掩膜層 121中形成開口，其露出部分N型井區(qū)117。光刻程序依序為上光刻膠、光刻膠曝光、顯影、 及去光刻膠等步驟，由于其為本領域技術人員所熟知的，因此于此不再贅述。請參考圖6，接著可進行一或多個注入制造工藝以在圖案化掩膜層121露出的N型 井區(qū)117中形成多數個P型埋環(huán)118，而之后還可進行退火步驟使P型埋環(huán)118擴散至適當 的輪廓(profile)。P型埋環(huán)118的寬度與間距主要可通過形成圖案化掩膜層121所使用 的掩膜予以定義。在實施例中，每個P型埋環(huán)118通過N型井區(qū)117而彼此分開，P型埋環(huán) 118之間的間距則可相同或不同。此外，由于P型埋環(huán)118是以相同的注入制造工藝同步形 成，因此具有相同的深度及厚度，且每個P型埋環(huán)118的摻雜質總量是正比于寬度。當從N 型井區(qū)117的左端到右端，每個P型埋環(huán)118的摻雜輪廓呈線性逐漸變小(或變窄)時，表 示P型摻雜質的量(或電荷量)呈線性逐漸變少，因此N型井區(qū)117的表面摻雜濃度會從 左端向右端逐漸變大。在實施例中，P型埋環(huán)118的寬度介于Mym至65μπι、深度為Oym 至10 μ m，且相鄰近的P型埋環(huán)118之間的間距介于Iym至3μπι。P型埋環(huán)118的電荷量與深度(或厚度)可通過調整注入制造工藝參數，例如摻雜 劑量、摻雜能量與摻雜質，以及調整退火制造工藝參數，例如溫度與時間而予以控制。P型 埋環(huán)118使用的P型摻雜質可包括硼、鎵、鋁、銦或上述的組合。摻雜劑量可介于約Ixio12/ cm2至約3X1012/cm2，摻雜能量可介于約1500keV至約2000keV。在實施例中，退火溫度為約 700°C至約900°C，退火時間為約90分鐘至約120分鐘。根據上述，本發(fā)明的P型埋環(huán)118 僅需使用單一個掩膜進行光刻及注入制造工藝即可控制輪廓分布，方法簡單且不會造成太 大的額外負擔。
請參考圖7，在P型埋環(huán)118上方形成介電層140。如圖7所示，介電層140可為 局部場氧化結構。在一例子中，局部場氧化介電結構140的形成方式包括在N型井區(qū)117 上形成圖案化的掩膜層(未顯示)，然后進行一刻蝕步驟，以將掩膜層所露出N型井區(qū)117 表面的材料，例如氧化硅或氮化硅材料移除，藉此露出硅表面，接著進行氧化步驟，使掩膜 層露出的N型井區(qū)117硅表面氧化而形成。介電層140并不限定于局部場氧化結構，其亦 可以利用現有技藝中對掩膜層所露出的N型井區(qū)117進行刻蝕制造工藝以形成溝槽，并以 例如氧化物的介電材料填充溝槽的方式形成(未顯示)。接著可移除掩膜層。介電層140 的厚度可介于5000埃至8000埃，但不限于此。請參考圖8，在P型井區(qū)115與N型井區(qū)117上形成介電層120。介電層120的 厚度小于介電層140，可介于500埃至1000埃。介電層120可包括利用熱氧化法，在P型 井區(qū)115與N型井區(qū)117的表面所生成的氧化物。介電層120亦可包括，例如二氧化硅、 氮氧化硅或氮化硅、高介電常數介電質或上述的組合。介電層120亦可為下列一或多個材 料所組成，包括氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、硅酸鉿(HfSiO4)、氧化鋯 (ZrO2)、氮氧化鋯(&0N)、硅酸鋯(ZrSiO4)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧 化鈦(TiO2)或氧化鉭(Ta2O5)。介電層120的形成方法也可使用有化學氣相沉積法，如低溫 化學氣相沉積、低壓化學氣相沉積、快熱化學氣相沉積、等離子體化學氣相沉積法，或是使 用例如濺射及物理氣相沉積法進行。在一實施例中，介電層120與140皆為氧化硅(silicon dioxide)0請參考圖9，在介電層120上形成電極層112。電極層112可延伸至介電層140上， 如圖9所示。在一實施例中，電極層112為多晶硅。而電極層112也可包括其他適當的材 料，例如 Ti、TiN, Ta、TaN, Cu、Al、Mo、Co、W、WN、MoSi、WSi、CoSi 等金屬。請參考圖9，在P型井區(qū)115中形成N+型擴散區(qū)114，并在N型井區(qū)117中形成N+ 型擴散區(qū)119。N+型擴散區(qū)114與N+型擴散區(qū)119的形成方法可包括進行一般的光刻制造 工藝，以在P型井區(qū)115與N型井區(qū)117上形成圖案化的掩膜層121，接著對P型井區(qū)115 與N型井區(qū)117植入N型摻雜質，且然后移除掩膜層121。上述N型摻雜質可包括磷、砷、 氮、銻或上述的組合。由于掩膜層121相似于圖5至圖6的掩膜層121，因此，為求簡潔，在 此不予贅述。請參考圖10，在P型井區(qū)115中形成P+型擴散區(qū)113。P+型擴散區(qū)113的形成方 法可包括進行一般的光刻制造工藝，以在P型井區(qū)115與N型井區(qū)117上形成圖案化的掩 膜層121，接著對P型井區(qū)115植入P型摻雜質，且然后移除掩膜層121。上述P型摻雜質 可包括硼、鎵、鋁、銦或上述的組合。由于掩膜層121相似于圖5至圖6的掩膜層121，因此， 為求簡潔，于此不予贅述。在實施例中，N+型擴散區(qū)119的寬度介于75μπι至80μπι，N+型 擴散區(qū)114的寬度介于10 μ m至18 μ m，P+型擴散區(qū)113的寬度介于0 μ m至10 μ m。請參考圖11，利用光刻及刻蝕制造工藝移除N+型擴散區(qū)119、N+型擴散區(qū)114與 P+型擴散區(qū)113上的介電層120，然后在N+型漏極區(qū)119上形成導電層111，在N+型源極區(qū) 114與P+型擴散區(qū)113上形成導電層110，并在電極層112上形成導電層109。在一實施例 中，導電層109、110與111為同步形成。導電層109、110、111可包括金屬或其合金，或其他 合適的材料。舉例來說，導電層109、110、111可為鋁或鈦合金。在圖11所顯示的最終LDMOS結構中，N+型擴散區(qū)114為源極，N+型擴散區(qū)119為漏極，溝道區(qū)1 則位于N+型擴散源極114與N型井區(qū)117之間，而柵極位于溝道1 上 方，包括作為柵極絕緣層的介電層120與作為柵極電極層的電極層112，用來控制晶體管電 流，此外以介電層140下方的N型井區(qū)117作為漂移區(qū)(drift region) 123，此傳導溝道用 來連接N+型擴散源極114與N+型擴散漏極119。在形成N+型擴散源極114與N型井區(qū)117 時選擇適當的摻雜劑量及能量能提供溝道1 恰當的臨界電壓。導電層110可提供N+型擴散源極114電性連接而用作源極電極，導電層111則 可提供N+型擴散漏極119電性連接而用作漏極電極。另外，使用P+型擴散區(qū)113緊鄰 N+型擴散源極114能降低元件對寄生雙極效應(parasiticbipolar effect)的感受性 (susceptibility)并避免襯底效應。在一實施例中，厚介電層140可完全覆蓋漂移區(qū)123(如圖11所示)。在其他實施 例中，介電層140則覆蓋部分漂移區(qū)123，或者，漂移區(qū)123上方也可以沒有介電層。使用 厚介電層140能夠減少柵極邊緣所造成的垂直電場效應，藉此提升元件的擊穿電壓。在一 實施例中，漏極電極111可延伸至介電層140上(未顯示)以作用為場板(field plate)。 此外，當柵極電極層112延伸至介電層140上時(如圖11所示)，柵極電極層112也可用作 場板(field plate)。使用上述場板結構能夠促進元件的電場分布而減少電場聚集，藉此增 加晶體管的擊穿電壓。請參考圖11，由于P型埋環(huán)118的摻雜輪廓從左至右逐漸變小，同時使N型漂移 區(qū)123靠近溝道區(qū)128的部分其表面摻雜濃度會大于靠近N+型漏極區(qū)119的部分，因此元 件在關閉狀態(tài)時，N型漂移區(qū)123靠近溝道區(qū)128的部分相較于靠近N+型擴散漏極119的 部分會更容易被完全耗盡掉，使得元件在相同偏壓的環(huán)境下具有較低的飽和電流。另外，輪 廓呈線性變化的P型埋環(huán)118其產生的負電荷會誘導出與內本電場(intrinsic field)相 反方向的額外電場，其中在每個P型埋環(huán)118的邊緣產生新的尖峰電場(peak electrical field)，因此能夠降低主要接面邊緣(main junction edge)的尖峰電場而有助于電荷的平 衡，以重新分配晶體管在關閉狀態(tài)時的電場分布，使元件的擊穿電壓提升。擊穿電壓的提升 可通過調整每個埋環(huán)的寬度與間距達到最佳化。提升擊穿電壓同時有助于提高元件的切換 速度。當LDMOS在導通狀態(tài)(on-state)時，來自N+型擴散源極114的電子穿過溝道區(qū) 128，然后穿過由上部漂移區(qū)IM及下部漂移區(qū)125構成的雙平行導通溝道，最后傳至N+型 擴散漏極119。上述雙平行導通溝道能大幅提升元件的電荷導通性。由于N型井區(qū)117下 方為P_型襯底116，且其中具有P型埋環(huán)118，而具有環(huán)型摻雜輪廓的P型埋環(huán)118與N型 井區(qū)117之間具有大接觸面積，因此當LDMOS在關閉狀態(tài)時，N型井區(qū)117能輕易耗盡，故N 型井區(qū)117能以較高的摻雜濃度形成，此外，P型埋環(huán)118占據N型漂移區(qū)123的比例小， 因此N型漂移區(qū)123的溝道比例不會縮小，故能藉此降低元件的導通電阻。在一實施例中，N型漂移區(qū)的長度約為55 μ m。在一實施例中，上部漂移區(qū)124的 電荷濃度約為2. 8xl012Cm_2，下部漂移區(qū)125的電荷濃度約為2. 7X1012cm_2，而P型埋環(huán)118 的電荷濃度約為2. 4xl012cm-2o在另一實施例中，N型上部漂移區(qū)IM及N型下部漂移區(qū)125 中的總凈電荷約為3xl012CnT2，其約為傳統(tǒng)單一(Single)RESURF LDMOS的三倍以上，傳統(tǒng)雙 (double)RESURFLDM0S的兩倍以上，也就是說，本發(fā)明LDMOS的漂移區(qū)的電阻縮減至傳統(tǒng)裝 置的三分之一左右，因而證實其具有較低的導通電阻。在實施例中，擊穿電壓大于800V，例如介于800V至900V，而導通電阻小于IlOmQcm2，例如介于IOOmQcm2至IlOmQcm2。圖13為本發(fā)明具有17個P型埋環(huán)的結構實施例的分析圖。圖14則為不具有P 型埋環(huán)的典型結構的分析圖。比較圖13與圖14可發(fā)現，圖13N型漂移區(qū)中的電場是均勻 分布的，因此元件會具有較高的擊穿電壓，反觀圖14中的電場會在N型漂移區(qū)的末端發(fā)生 驟起的現象，而使元件具有較低的擊穿電壓。上述本發(fā)明的概念也可應用在具有指插狀結構的LDMOS元件中。一般技術為了得 到更大的驅動電流，需要盡可能地延長元件的長度，而為了充分利用寸土寸金的晶片面積， 因應而生的是部分區(qū)域元件被彎轉的指插狀結構LDM0S。對于具有指插狀結構的LDMOS元 件來說，在元件操作時，其具有彎曲表面的指末端(例如參考圖12中所示的以漏極為中心 (drain center)的指末端150與以源極為中心(source center)的指末端152)所產生 的擁擠電場會導致擊穿電壓下降，特別是當元件尺寸變小，亦即筆直的指部(如圖12中所 示的指部154)寬度變窄，亦或是指末端的弧半徑變小時，電場聚集會變嚴重而更加惡化擊 穿電壓下降的問題。為了避免上述問題以增加元件的擊穿電壓，現有技術是將指末端的寬 度變寬以使其弧半徑變大，但此會增加元件的占據面積而降低布局彈性并限制微縮化的發(fā) 展。根據上述，本發(fā)明也提供一種應用多數個P型埋環(huán)布局以避免指末端電場擁擠的問題。圖12為根據本發(fā)明概念的一實施例具有指插狀(finger interdigitated)結構 的LDMOS的上示圖，其顯示例如圖11中的P型埋環(huán)118、N+型擴散源極114、溝道區(qū)128、N 型井區(qū)117與N+型擴散漏極119的表面，其余的元件則省略。須注意圖12僅概念式的顯 示本發(fā)明實施例的精神，而未完整畫出P型埋環(huán)118的分布，實際上P型埋環(huán)118也可具有 連續(xù)延伸在整個元件中的跑道(racetrack)結構，或者部分不同區(qū)域的P型埋環(huán)118會互 相連接。本發(fā)明實施例在以漏極為中心的指末端150、以源極為中心的指末端152與筆直 的指部154的N型井區(qū)117中分別形成不同分布的P型埋環(huán)，使不同區(qū)域N型井區(qū)117中 的漂移區(qū)具有不同的表面摻雜濃度。為了適當調整整個元件的擊穿電壓，以漏極為中心的 指末端150其漂移區(qū)的表面摻雜濃度必須減少，以源極為中心的指末端152其漂移區(qū)的表 面摻雜濃度則必須增加，換句話說，指末端150中P型埋環(huán)的總電荷量必須大于指末端152 中的P型埋環(huán)。在一實施例中，指末端150中的P型埋環(huán)的數量大于指末端152中的P型埋 環(huán)。此外，為同時適當的個別調整不同區(qū)域元件部分的擊穿電壓，本發(fā)明也可同時在指末端 150使用上述摻雜輪廓從溝道區(qū)到漏極方向呈線性逐漸變小的P型埋環(huán)；也能在指末端152 使用上述摻雜輪廓從溝道區(qū)到漏極方向呈線性逐漸變小的P型埋環(huán)；或者，在指末端154使 用上述摻雜輪廓從溝道區(qū)到漏極方向呈線性逐漸變小的P型埋環(huán)。因此，本發(fā)明具有指插 狀結構的LDMOS不需增加元件占據面積即可達到增進控制擊穿電壓的目的。此外，本發(fā)明 在不同區(qū)域具有不同分布的P型埋環(huán)僅需利用一個掩膜進行光刻與注入制造工藝即可形 成，因此方法簡單且不會造成太大的額外負擔。在實施例中，元件的擊穿電壓大于800V，例 如介于800V至900V，而導通電阻小于IlOmQcm2，例如介于IOOmQcm2至IlOmQcm2。本發(fā)明實施例具有以下優(yōu)點本發(fā)明在N型溝道LDMOS的N型漂移區(qū)中形成多數 個互相分開且摻雜輪廓從源極到漏極的方向遞減的P型埋環(huán)，能夠促進元件在關閉狀態(tài)時 的電場分布，以避免電場群聚效應并提升擊穿電壓。另一方面，本發(fā)明的N型井區(qū)能以高摻 雜濃度形成，且N型漂移區(qū)的溝道比例不會因為P型埋環(huán)而縮小，因此能夠藉此降低元件的導通電阻。此外，P型埋環(huán)僅需使用掩膜進行光刻及注入制造工藝即可形成，方法簡單且不 會造成成本上的負擔。根據上述，本發(fā)明能以簡單的方法同時增進LDMOS的擊穿電壓并降 低導通電阻，因此能應用在超高電壓技術中。 以上的實施例僅用以本發(fā)明的范例，舉例來說，當討論N型溝道LDMOS的實施例 時，另一實施例可以是以相反導電型摻雜質所形成的P型溝道LDM0S。雖然本發(fā)明已以較佳 實施例揭露如上，然其并非用以限定本發(fā)明，任何本領域技術人員，在不脫離本發(fā)明的精神 和范圍內，當可做些許更動與潤飾，因此本發(fā)明的保護范圍當視權利要求范圍所界定者為 準。
權利要求
1.一種半導體結構，其特征在于，所述的半導體結構包括一第一導電型襯底；一第二導電型井區(qū)，位于所述第一導電型襯底上；一第二導電型擴散源極與一第二導電型擴散漏極，位于所述第一導電型襯底上；一柵極結構，位于所述第二導電型擴散源極與所述第二導電型擴散漏極之間的所述第 二導電型井區(qū)上；以及以橫向排列的多數個第一導電型埋環(huán)，形成于所述第二導電型井區(qū)中，并將所述第二 導電型井區(qū)分為一上部漂移區(qū)與一下部漂移區(qū)。
2.如權利要求1所述的半導體結構，其特征在于，所述半導體結構包括橫向擴散型金 屬氧化物半導體晶體管，且擊穿電壓大于800V，導通電阻小于llOmQcm2。
3.如權利要求2所述的半導體結構，其特征在于，所述橫向擴散型金屬氧化物半導體 晶體管的擊穿電壓介于800V至900V，導通電阻介于IOOmQcm2至llOmQcm2。
4.如權利要求1所述的半導體結構，其特征在于，所述第一導電型埋環(huán)的摻雜輪廓、摻 雜質總量或凈電荷量從所述第二導電型擴散源極到所述第二導電型擴散漏極的方向逐漸 變小。
5.如權利要求1所述的半導體結構，其特征在于，所述第二導電型井區(qū)的表面摻雜濃 度或凈電荷量從所述第二導電型擴散源極到所述第二導電型擴散漏極的方向逐漸變大。
6.如權利要求1所述的半導體結構，其特征在于，所述第一導電型埋環(huán)互相分開。
7.如權利要求1所述的半導體結構，其特征在于，所述半導體結構具有指插狀結構，其 包括一以所述第二導電型擴散源極為中心的指末端與一以所述第二導電型擴散漏極為中 心的指末端，其中以所述第二導電型擴散源極為中心的指末端其所述第一導電型埋環(huán)的凈 電荷量小于以所述第二導電型擴散漏極為中心的指末端。
8.如權利要求7所述的半導體結構，其特征在于，所述第二導電型擴散源極為中心的 指末端其所述第一導電型埋環(huán)的數量少于以所述第二導電型擴散漏極為中心的指末端。
9.如權利要求7所述的半導體結構，其特征在于，所述第二導電型擴散源極與漏極為 中心的指末端分別具有不同分布的所述第一導電型埋環(huán)。
10.一種半導體結構的制造方法，其特征在于，所述的制造方法包括提供一第一導電型襯底；在所述第一導電型襯底上形成一第二導電型井區(qū)；在所述第一導電型襯底上形成一第二導電型擴散源極與一第二導電型擴散漏極；在所述第二導電型擴散源極與所述第二導電型擴散漏極之間的所述第二導電型井區(qū) 上形成一柵極結構；以及在所述第二導電型井區(qū)中形成以橫向排列的多數個第一導電型埋環(huán)，其將所述第二導 電型井區(qū)分為一上部漂移區(qū)與一下部漂移區(qū)。
11.如權利要求10所述的半導體結構的制造方法，其特征在于，所述半導體結構包括 橫向擴散型金屬氧化物半導體晶體管，且擊穿電壓大于800V，導通電阻小于llOmQcrn2。
12.如權利要求11所述的半導體結構的制造方法，其特征在于，所述橫向擴散型金屬 氧化物半導體晶體管的擊穿電壓介于800V至900V，導通電阻介于IOOm Ω cm2至IlOm Ω cm2。
13.如權利要求10所述的半導體結構的制造方法，其特征在于，所述第一導電型埋環(huán)以利用一掩膜進行光刻與注入制造工藝而形成。
14.如權利要求13所述的半導體結構的制造方法，其特征在于，形成所述第一導電型 埋環(huán)的步驟包括利用所述掩膜在所述第一導電型襯底上形成一圖案化的掩膜層；對所述圖案化的掩膜層露出的所述第二導電型井區(qū)植入第一導電型摻雜質；以及移除所述圖案化的掩膜層。
15.如權利要求10所述的半導體結構的制造方法，其特征在于，所述第一導電型埋環(huán) 互相分開。
16.如權利要求10所述的半導體結構的制造方法，其特征在于，所述半導體結構具有 指插狀結構，其包括一以所述第二導電型擴散源極為中心的指末端與一以所述第二導電型 擴散漏極為中心的指末端，其中以所述第二導電型擴散源極為中心的指末端其所述第一導 電型埋環(huán)的凈電荷量小于以所述第二導電型擴散漏極為中心的指末端。
17.如權利要求16所述的半導體結構的制造方法，其特征在于，以所述第二導電型擴 散源極與漏極為中心的指末端其所述第一導電型埋環(huán)以利用一掩膜進行光刻與注入制造 工藝而同步形成。
全文摘要
本發(fā)明公開了一種半導體結構及其制造方法，包括一第一導電型襯底；一第二導電型井區(qū)，位于該第一導電型襯底上；一第二導電型擴散源極與一第二導電型擴散漏極，位于該第一導電型襯底上；一柵極結構，位于該第二導電型擴散源極與該第二導電型擴散漏極之間的該第二導電型井區(qū)上；以及以橫向排列的多數個第一導電型埋環(huán)，形成于該第二導電型井區(qū)中，并將該第二導電型井區(qū)分為一上部漂移區(qū)與一下部漂移區(qū)。本發(fā)明實施例能以簡單的方法同時增進LDMOS的擊穿電壓并降低導通電阻，因此能應用在超高電壓技術中。
文檔編號H01L21/336GK102122668SQ20101000340
公開日2011年7月13日 申請日期2010年1月11日 優(yōu)先權日2010年1月11日
發(fā)明者張義昭, 張怡楓, 杜尚暉, 白倪星, 許健 申請人:世界先進積體電路股份有限公司