專利名稱：半導(dǎo)體封裝結(jié)構(gòu)及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體封裝結(jié)構(gòu)及一種制造該半導(dǎo)體封裝結(jié)構(gòu)的方法。具體而 言，本發(fā)明涉及一種包含多個芯片的半導(dǎo)體封裝結(jié)構(gòu)，這些芯片是垂直疊層并利用超聲波 接合(ultrasonic bonding)方法透過直通硅晶栓塞(throughsilicon plugs)達成電性互 連及電性連接至一基板單元。此外，可設(shè)置測試墊(testpad)于該基板單元或芯片上，以利 于制程控制。
背景技術(shù)：
高階半導(dǎo)體封裝的趨勢是朝構(gòu)裝型式小型化、同時提高電性效能發(fā)展。這使得工 業(yè)產(chǎn)品及消費產(chǎn)品變得日益快速、廉價和小巧。一常見實例是利用已知材料及組裝制程將 多個存儲器芯片疊層于一半導(dǎo)體封裝體中，并測試所得的多芯片式封裝體。通常，各疊層芯 片與基板間的電性連接系透過打線接合達成(wire bonding) 0也可疊層不同類型的芯片， 但代價是電性復(fù)雜度、熱傳復(fù)雜度及機械特性復(fù)雜度升高，以及因封裝體內(nèi)的系統(tǒng)層階復(fù) 雜度增大而難以達到高的封裝良率(yield)。直通硅晶穿孔(through silicon vias ;TSV)，或更確切而言，直通硅晶栓塞 (through silicon plugs ;TSP)，為用以在高階半導(dǎo)體封裝中提高集成度及縮小構(gòu)裝型式/ 形體因數(shù)(form factor)的一常用替代方法。顧名思義，半導(dǎo)體裝置的背面與正面的電性 連接使得以往僅有一個芯片的封裝體中可垂直地組裝多個芯片。因此，可將更多半導(dǎo)體裝 置整合成一更小的構(gòu)裝形體。此外，也可將不同類型的半導(dǎo)體芯片整合于一單一封裝體中， 以形成所謂的系統(tǒng)級封裝(system in a package ；SIP) 0無論使用何種方法，封裝體在印 刷電路板(printedcircuit board ；PCB)上的占用面積(footprint)皆是縮小的，此又會降 低最終產(chǎn)品成本。最后，因基板上的一個接點可供應(yīng)多個芯片，是故利用直通硅晶栓塞互連 各芯片可減少基板所需的電性接點數(shù)量，此亦有助于簡化組裝制程和提高良率。直通硅晶栓塞的應(yīng)用也符合高效能所需的更嚴格的傳訊(signaling)要求。直通 硅晶栓塞可就其材料、形狀及尺寸作相關(guān)設(shè)計，借以提供疊層芯片之間以及封裝體內(nèi)的電 性連接高導(dǎo)電率及低電感量，俾利于有效地傳遞功率及提高信號品質(zhì)。此外，利用直通硅晶 栓塞結(jié)構(gòu)可減少使用復(fù)雜打線接合的需要，因在疊層式封裝體的批量生產(chǎn)中，各該芯片無 需如目前的存儲器裝置一般單獨電性連接至基板。此外，因打線接合具有降低信號品質(zhì)的 電感特性，尤其是在高頻下，故不使用打線接合可提高在一給定頻率下的信號品質(zhì)?；蛘撸?于日趨變小和變快的半導(dǎo)體裝置及封裝體中，透過消除寄生電感，使信號品質(zhì)得以提升，因 而可達到更高頻率的傳輸。通常，高效能、小形體因數(shù)的封裝體制造成本高昂。當考慮使用直通硅晶栓塞于一 個封裝體內(nèi)形成三維半導(dǎo)體裝置時，尤其如此。舉例而言，現(xiàn)有不同的競爭方法可供用于構(gòu) 建利用直通硅晶栓塞的疊層芯片。例如所謂的芯片對芯片(chip on chip ；CoC)方法，其中 將經(jīng)測試及單分(singulated)的多個芯片排列成一疊層配置?；蛘?，晶圓對晶圓(wafer to wafer ；ffoff)方案，此方案設(shè)想在單分之前以晶圓形式疊層芯片，但其存在預(yù)期的良率損失，如相應(yīng)晶圓上的良好芯片與壞芯片垂直疊層的可能。再一種方法是在晶圓上預(yù)先識別 出的良好芯片的位置上分別疊層單分的芯片(chip-on-wafer ；CoW)。各該方法的實施皆需要改變制程。基本上，直通硅晶穿孔/栓塞的制作方法及 位置等相關(guān)技術(shù)目前仍未明朗，舉凡等離子蝕刻(Plasma etching)到激光鉆孔(laser drilling)技術(shù)等。某些制程可能較適合實施于制作集成電路的前端半導(dǎo)體制造廠，而其 它方法則可能較適合實施于后端封裝及組裝廠。另外，并無通用的直通硅晶栓塞接合方 法。目前疊層芯片間的電性連接可透過不同技術(shù)達成，例如直接氧化熔融接合(direct oxidizing fusion bonding)、銅-銅接合、金-金接合、金-錫接合、粘合(adhesion bonding)或表面活化接合(surface activationbonding)。新制程及材料的使用會增加直 通硅晶栓塞芯片疊層時的復(fù)雜度及良率損失，進而增加成本。無論選用何種制程及整合方式，皆在實施中存在明顯的風險及不確定性。因復(fù)雜 度增大以及可能良率損失亦增大，利用直通硅晶栓塞的疊層封裝的制造成本將更為高昂。 因此，直通硅晶栓塞的開發(fā)趨勢系著重于具價格優(yōu)勢的高效能系統(tǒng)，以補償利用直通硅晶 栓塞構(gòu)造疊層式封裝所需的制程的成本及復(fù)雜度。因此，需要使成本及與其應(yīng)用相關(guān)的相 應(yīng)風險最小化，以使直通硅晶栓塞適應(yīng)并有利于現(xiàn)有基礎(chǔ)結(jié)構(gòu)及制程以及對價格敏感的市 場，進而具有更廣的應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的一目的在于提供一種半導(dǎo)體封裝結(jié)構(gòu)，包含一基板單元及一第一芯片疊 層結(jié)構(gòu)。該基板單元包含形成于其上的一電路結(jié)構(gòu)及也定義于其上的一芯片迭置區(qū)。該 電路結(jié)構(gòu)具有多個焊墊及多個測試墊，各該焊墊設(shè)置于該芯片迭置區(qū)內(nèi)且與各該測試墊連 接?；蛘撸@些測試墊可用作永久電性連接或信號輸入的接點，以用于存儲器半導(dǎo)體芯片的 備用存儲器修復(fù)。該第一芯片疊層結(jié)構(gòu)包含多個芯片，各該芯片具有一上表面、與該上表面 相對的一下表面以及多個直通硅晶栓塞，這些直通硅晶栓塞是使該上表面與該下表面間相 互電性連接。各該直通硅晶栓塞具有自該上表面或該下表面突出的一第一電極，且二相鄰 芯片的這些直通硅晶栓塞適于分別透過該第一電極電性連接。該第一芯片疊層結(jié)構(gòu)是設(shè)置 于該基板單元的該芯片迭置區(qū)，且至少一部分該直通硅晶栓塞電性連接至該焊墊，且這些 測試墊排列設(shè)置于該芯片迭置區(qū)之外。與這些直通硅晶栓塞的電性連接是透過恰當?shù)慕雍?制程而達成。本發(fā)明的另一目的在于提供一種制造一半導(dǎo)體封裝結(jié)構(gòu)的方法。該制造方法包含 下列步驟提供一基板，該基板包含多個基板單元，各該基板單元具有一電路結(jié)構(gòu)及定義于 其上的一芯片迭置區(qū)，該電路結(jié)構(gòu)具有多個焊墊及多個測試墊，各該焊墊排列設(shè)置于該芯 片迭置區(qū)內(nèi)且與各該測試墊連接，且這些測試墊排列設(shè)置于該芯片迭置區(qū)之外；于該芯片 迭置區(qū)上形成一第一密封層；透過該第一密封層貼附一第一芯片于該芯片迭置區(qū)之上，該 第一芯片具有一第一上表面、一第一下表面及多個直通硅晶栓塞，這些直通硅晶栓塞設(shè)置 于該第一芯片中以使該第一上表面與該第一下表面間相互電性連接，各該直通硅晶栓塞具 有自該第一上表面或該第一下表面突出的一第一電極；電性連接該第一芯片的至少一部分 這些直通硅晶栓塞至這些焊墊，其中該第一密封層填充該第一芯片與該基板單元間的一空 隙；于該第一上表面形成一第二密封層；透過該第二密封層貼附一第二芯片于該第一上表面，該第二芯片具有一第二上表面、一第二下表面及多個直通硅晶栓塞，這些直通硅晶栓塞 設(shè)置于該第二芯片中以使該第二上表面與該第二下表面間相互電性連接，各該直通硅晶栓 塞具有自該第二上表面或該第二下表面突出的一第二電極；以及電性連接該第二芯片的至 少一部分這些直通硅晶栓塞至相應(yīng)的該第一芯片的這些直通硅晶栓塞，其中該第二密封層 填充該第一芯片與該第二芯片間的一空隙。本發(fā)明的再一目的在于提供一種半導(dǎo)體封裝結(jié)構(gòu)，包含一第一半導(dǎo)體芯片及一 第二半導(dǎo)體芯片。該第一半導(dǎo)體芯片具有一第一上表面、一第一下表面、多個測試墊、定義 于該第一上表面上的一第一芯片迭置區(qū)以及設(shè)置于該第一半導(dǎo)體芯片中的多個直通硅晶 栓塞，這些直通硅晶栓塞使該第一上表面與該第一下表面間相互電性連接。各該直通硅晶 栓塞具有自該第一上表面或該第一下表面突出的一第一電極，各該測試墊排列設(shè)置于該第 一芯片迭置區(qū)之外且連接各該直通硅晶栓塞。該第二半導(dǎo)體芯片具有一第二上表面、一第 二下表面、多個測試墊、定義于該第二上表面上的一第二芯片迭置區(qū)以及設(shè)置于該第二半 導(dǎo)體芯片中的多個直通硅晶栓塞，這些直通硅晶栓塞使該第二上表面與該第二下表面間相 互電性連接。各該直通硅晶栓塞具有自該第二上表面或該第二下表面突出的一第二電極， 各該測試墊排列設(shè)置于該第二芯片迭置區(qū)之外且連接各該直通硅晶栓塞。該第二半導(dǎo)體芯 片設(shè)置于該第一芯片迭置區(qū)上且該第二半導(dǎo)體芯片的至少一部分這些直通硅晶栓塞與相 應(yīng)的該第一半導(dǎo)體芯片的這些直通硅晶栓塞電性連接。本發(fā)明的又一目的在于提供一種制造一半導(dǎo)體封裝結(jié)構(gòu)的方法。該制造方法包 含下列步驟提供具有至少一芯片的一第一半導(dǎo)體元件，該至少一芯片具有一第一上表面、 一第一下表面、多個測試墊、定義于該第一上表面上的一第一芯片迭置區(qū)及設(shè)置于該芯片 中的多個直通硅晶栓塞，這些直通硅晶栓塞使該第一上表面與該第一下表面間相互電性連 接，各該直通硅晶栓塞具有自該第一上表面或該第一下表面突出的一第一電極，各該測試 墊排列設(shè)置于該第一芯片迭置區(qū)之外且連接各該直通硅晶栓塞；于該第一芯片迭置區(qū)上形 成一第一密封層；透過該第一密封層貼附一第二半導(dǎo)體元件于該第一芯片迭置區(qū)上，該第 二半導(dǎo)體元件具有一第二上表面、一第二下表面、多個測試墊、定義于該第二上表面上的一 第二芯片迭置區(qū)及設(shè)置于第二半導(dǎo)體元件中的多個直通硅晶栓塞，這些直通硅晶栓塞使該 第二上表面與該第二下表面間相互電性連接，各該直通硅晶栓塞具有自該第二上表面或該 第二下表面突出的一第二電極，各該測試墊排列設(shè)置于該第二芯片迭置區(qū)之外且連接各該 直通硅晶栓塞；以及電性連接該第二半導(dǎo)體元件的至少一部分這些直通硅晶栓塞與對應(yīng)的 該第一半導(dǎo)體元件的這些直通硅晶栓塞，其中該第一密封層填充該第一半導(dǎo)體元件與該第 二半導(dǎo)體元件間的一空隙。


為讓本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，以下結(jié)合附圖對本發(fā)明的具 體實施方式作詳細說明，其中圖Ia為根據(jù)本發(fā)明一第一實施例的一半導(dǎo)體封裝結(jié)構(gòu)的局部剖視圖；圖Ib為根據(jù)本發(fā)明第一實施例的一半導(dǎo)體封裝結(jié)構(gòu)中第一芯片疊層結(jié)構(gòu)的一部 分的剖視圖；圖2為可應(yīng)用于本發(fā)明第一實施例的一芯片的示意圖3為根據(jù)本發(fā)明一第二二實施例的一半導(dǎo)體封裝結(jié)構(gòu)的局部剖視圖
圖4為根據(jù)本發(fā)明一第三三實施例的一半導(dǎo)體封裝結(jié)構(gòu)的剖視圖5為根據(jù)本發(fā)明一第四實施例的一半導(dǎo)體封裝結(jié)構(gòu)的剖視圖6為根據(jù)本發(fā)明一第五實施例的一半導(dǎo)體封裝結(jié)構(gòu)的局部剖視圖
圖7為根據(jù)本發(fā)明一第六實施例的一半導(dǎo)體封裝結(jié)構(gòu)的局部剖視圖
圖8a-8f為一種用于制造本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)的方法的流程圖
圖9為根據(jù)本發(fā)明一第七實施例的一半導(dǎo)體封裝結(jié)構(gòu)的剖視圖10為根據(jù)本發(fā)明第七實施例的一芯片疊層結(jié)構(gòu)的剖視圖11為根據(jù)本發(fā)明第七實施例的另一芯片疊層結(jié)構(gòu)的剖視圖；以及
圖12為本發(fā)明半導(dǎo)體封裝結(jié)構(gòu)的基板單元的卷帶式傳輸?shù)氖疽鈭D。
主要元件符號說明
1 半導(dǎo)體封裝結(jié)構(gòu)3 半導(dǎo)體封裝結(jié)構(gòu)
4 半導(dǎo)體封裝結(jié)構(gòu)5 半導(dǎo)體封裝結(jié)構(gòu)
6 半導(dǎo)體封裝結(jié)構(gòu)7 半導(dǎo)體封裝結(jié)構(gòu)
10 芯片疊層結(jié)構(gòu)11 芯片疊層結(jié)構(gòu)
12 基板100 基板單元
102 芯片迭置區(qū)103 電路結(jié)構(gòu)
103a 連接電路103b 測試墊
107 直通硅晶栓塞110 下部電極
111 第一芯片疊層結(jié)構(gòu)Illa 芯片
Illb 芯片Illc 芯片
Illd 芯片121 密封層
130 探針201 芯片
203 上部電極205 下部電極
207 直通硅晶栓塞300 基板單元
302 芯片迭置區(qū)303 電路結(jié)構(gòu)
307 直通硅晶栓塞311 第一芯片疊層結(jié)構(gòu)
311a 第一芯片311b 第二芯片
311c 第三芯片321 密封層
400 基板單元402 芯片迭置區(qū)
403 電路結(jié)構(gòu)403a 連接電路
403b 測試墊403c 焊墊
407 直通硅晶栓塞411 第一芯片疊層結(jié)構(gòu)
411a 第一芯片411b 第二芯片
411c 第三芯片411d:第四芯片
421 密封層500 基板單元
502 芯片迭置區(qū)503 接墊
507 直通硅晶栓塞511 第一芯片疊層結(jié)構(gòu)
511a 第一芯片511b 第二芯片511c 焊墊 540 焊線 602 芯片迭置區(qū) 603a 連接電路 603c 第二焊墊 608 下部電極 611a 芯片
613 第二芯片疊層結(jié)構(gòu)
613b 芯片
615 絕緣粘著層
640 焊線
702 芯片迭置區(qū)
703a 連接電路
704 無源組件
707 直通硅晶栓塞
711a 第一芯片
713c 焊墊
800 治具平臺
801a 上表面
803 電路結(jié)構(gòu)
803b 測試墊
805 第一芯片
805b 第一下表面
806b 下部電極
811 注射器
815a 第二上表面
816a 上部電極
819 直通硅晶栓塞
821a 第一密封層
830 探針
901a 第一半導(dǎo)體芯片 903 第二半導(dǎo)體芯片 903c 連接電路 910 第一電極 921 第一密封層 1003a 連接電路 1007 直通硅晶栓塞 1011a:半導(dǎo)體芯片 IOllc 半導(dǎo)體芯片
521 密封層 600 基板單元 603 電路結(jié)構(gòu) 603b 測試墊 607 直通硅晶栓塞 611 第一芯片疊層結(jié)構(gòu) 611b 芯片 613a 芯片 613c 第三焊墊 621 密封層 700 基板單元 703 電路結(jié)構(gòu) 703b 測試墊 705 間隔件 711 第一芯片疊層結(jié)構(gòu) 711b 第二芯片 740 焊線
801基板單元
802芯片迭置區(qū) 803a 連接電路 803c 焊墊
805a 第一上表面 806a 上部電極 809 直通硅晶栓塞 815 第二芯片 815b 第二下表面 816b 下部電極 820 壓合工具 821b 第二密封層
901晶圓
902第一芯片迭置區(qū) 903b 測試墊
907 直通硅晶栓塞 912 第二電極 950 切割刀 1003b 測試墊 1010 上部電極 IOllb 半導(dǎo)體芯片 IOlld 半導(dǎo)體芯片
IOlla'芯片迭置區(qū)IOllc'芯片迭置區(qū)1021 密封層
1011b，芯片迭置區(qū) IOlld'芯片迭置區(qū) Illla 半導(dǎo)體芯片 Illlc 半導(dǎo)體芯片 Illla'芯片迭置區(qū)Illlb:半導(dǎo)體芯片lllld:半導(dǎo)體芯片1111b，芯片迭置區(qū) 1111c，芯片迭置區(qū)lllld，芯片迭置區(qū)
具體實施例方式以下將通過實施例來解釋本發(fā)明的內(nèi)容，本發(fā)明涉及一種半導(dǎo)體封裝結(jié)構(gòu)以及一 種制造半導(dǎo)體封裝結(jié)構(gòu)的方法。然而，本發(fā)明的實施例并非用以限制本發(fā)明須在如實施例 所述的任何特定的環(huán)境、應(yīng)用或特殊方式方能實施。因此，關(guān)于實施例的說明僅為闡釋本發(fā) 明的目的，而非用以限制本發(fā)明。需要說明的是，以下實施例及圖式中，與本發(fā)明非直接相 關(guān)的元件已省略而未繪示；且為求容易了解，圖式中各元件間的尺寸關(guān)系是以夸大方式示 出ο圖Ia為根據(jù)本發(fā)明一第一實施例的一半導(dǎo)體封裝結(jié)構(gòu)1的局部剖視圖。半導(dǎo)體封 裝結(jié)構(gòu)1包含一基板單元100、一第一芯片疊層結(jié)構(gòu)111及多個密封層121?；鍐卧?00 具有定義于其上的一芯片迭置區(qū)102及形成于其上的一電路結(jié)構(gòu)103。電路結(jié)構(gòu)103具有 多個連接電路103a、多個測試墊103b及多個焊墊(圖未示出)。各該焊墊(圖未示出)排 列設(shè)置于芯片迭置區(qū)102中，且各該測試墊103b排列設(shè)置于芯片迭置區(qū)102之外。連接電 路103a連接這些焊墊(圖未示出)與這些測試墊103b。于本實施例中，形成于基板單元 100上的一絕緣保護層(圖未示出)僅暴露出用于外部接點的焊墊及測試墊103b，并覆蓋 連接電路103a以防止污染或電路橋接。更具體而言，基板單元100上的該絕緣保護層為一 防焊層(solder mask)。然而，于其他實施例中，這些焊墊、連接電路及測試墊可全部保持不 被防焊層所覆蓋。第一芯片疊層結(jié)構(gòu)111設(shè)置于基板單元100的芯片迭置區(qū)102上。第一芯片疊層 結(jié)構(gòu)111包含多個芯片llla、lllb、lllc及l(fā)lld。各該芯片111a、111b、Illc及Illd具有 一上表面、與該上表面相對的一下表面，以及設(shè)置于其中的多個直通硅晶栓塞107，這些直 通硅晶栓塞107使上表面與下表面之間形成電性互連。各該直通硅晶栓塞107包含自該下 表面突出的一下部電極110，且二相鄰芯片的這些直通硅晶栓塞107分別通過下部電極110 電性連接。具體而言，芯片llla、lllb、lllc及Illd的直通硅晶栓塞107僅包含下部電極 110。芯片Illb迭置于芯片Illa上，使芯片Illb的下部電極110相應(yīng)連接至芯片Illa的 直通硅晶栓塞107。芯片Illc及Illd相應(yīng)地依序向上疊層。因而，二相鄰芯片的直通硅晶 栓塞107透過芯片111a、111b、Illc及Illd的下部電極110而彼此可靠地接合。由圖Ia可見，各該芯片llla、lllb、lllc及Illd的直通硅晶栓塞107分別經(jīng)由 下部電極Iio而電性連接至一相鄰芯片的直通硅晶栓塞107。第一芯片疊層結(jié)構(gòu)111則經(jīng) 由接合芯片Illa的至少一部分直通硅晶栓塞107的下部電極110至對應(yīng)的焊墊(圖未示 出)，而與基板單元100電性連接。各該測試墊103b通過連接電路103a電性連接至各該焊墊(圖未示出)，并且直通硅晶栓塞107電性連接至焊墊(圖未示出)。測試墊103b排列設(shè)置于芯片迭置區(qū)102之 外。在芯片Illa設(shè)置于芯片迭置區(qū)102上或各該芯片lllb、lllc、llld分別迭置上之后，可 透過施加測試信號至測試墊103b立即執(zhí)行二組件間的電性互連測試，并于需要時接續(xù)執(zhí) 行備用存儲器修復(fù)以提高半導(dǎo)體封裝結(jié)構(gòu)1的制造良率。一般而言，可在疊層每一單個芯 片11 la、11 lb、11 lc、11 Id之后立即執(zhí)行一電性斷路/短路測試，以檢測芯片11 Ia與一基板 單元100間或所疊層芯片111a、111b、111c、Illd間的任何電性互連缺陷。于制成整個半導(dǎo) 體封裝結(jié)構(gòu)1之后，亦可執(zhí)行一功能測試。由例如測試托座或探針等測試裝置傳遞測試信 號至待測芯片的測試墊，以獲得測試結(jié)果。如圖Ia所示，二探針130分別接觸一直通硅晶 栓塞107與其相應(yīng)的測試墊103b，并且一測試信號從探針130傳輸至半導(dǎo)體封裝結(jié)構(gòu)1，以 判斷各該芯片llla、lllb、lllc、llld與基板單元100之間電性連接的完整性。因此，透過 排列設(shè)置于芯片迭置區(qū)102之外的測試墊103b，可立即對各該芯片間的電性互連的完整性 進行測試，若發(fā)現(xiàn)電性連接異常時，可停止繼續(xù)疊層更多芯片以進行重新加工或?qū)㈦娦越?合不良的芯片自產(chǎn)線中剔除，避免無謂的制造成本及時間的浪費，進而提高總體生產(chǎn)良率。圖Ib為根據(jù)本發(fā)明第一實施例的一半導(dǎo)體封裝結(jié)構(gòu)1中第一芯片疊層結(jié)構(gòu)111 的一部分的示意圖。密封層121形成于二相鄰芯片(例如芯片Illc與Illd)之間，以填充 芯片Illc與Illd間的一空隙。于本實施例中，密封層121適可包覆下部電極110，以保護芯 片Illc與Illd間的電性互連不受環(huán)境干擾及濕氣侵入。除形成密封層121于芯片111c、 Illd之間外，密封層121亦形成于第一芯片疊層結(jié)構(gòu)111的芯片Illa與基板單元100之 間，以填充其間的空隙，如圖Ia所示。密封層121是由選自以下群組的一材料制成非導(dǎo)電膠(non-conductiv印aste， NCP)、非導(dǎo)電膜(non-conductive film, NCF)、異方性導(dǎo)電膠(anisotropicconductive paste, ACP)、異方性導(dǎo)電膜(anisotropic conductive film, ACF)、底部填充膠 (underfill)、非流動底部填充膠(non-flow underfill)、B 階膠(B-stage gel)、模塑化合 物、FOff (film-over-wire)薄膜及其組合。以下，將詳細闡述以上實施例中基板單元100的材料特性。在結(jié)構(gòu)上，基板單元 100可為一單層基板或一多層基板，并可被移除，俾在半導(dǎo)體封裝結(jié)構(gòu)1制成后，可移除基 板單元100而只留下第一芯片疊層結(jié)構(gòu)111。就材料而言，基板單元100是選自下列群組一有機基板(organic substrate)、 一陶瓷基板(ceramic substrate)、一玻璃環(huán)氧基板(glass epoxy substrate)、一聚酉先 亞胺(polyimide)基板、一 FR-4基板、一 FR-5基板、一纖維強化基板(fiber-reinforced substrate)、——BT 豐對月旨(bismaleimide triazine resin, BT resin)基板。此夕卜，基板單兀 100可為一可撓性薄膜，該可撓性薄膜是選自下列群組一聚亞酰胺薄膜及一聚酯(PET)薄 膜。用于電性互連的直通硅晶栓塞107是由選自下列群組的一材料制成銅、金、銀、 錫、錫/銀合金、錫/銀/銅合金、無鉛焊料、鎳/金合金、鎳/鈀合金、鎳/鈀/金合金、鎢、 多晶硅、摻硅、導(dǎo)電聚合物及其組合。在第一芯片疊層結(jié)構(gòu)111中可使用任何相容的芯片組合。這些芯片可包括各種存 儲器類型，例如 DRAM、Flash、SRAM、PSRAM、EraOM、EEraOM、Mask ROM、LPSDRAM、LPSRAM 等等， 且亦可包含適用于將第一芯片疊層的功能整合于封裝體內(nèi)的控制芯片。
圖2為一芯片201的示意圖，芯片201可應(yīng)用于本發(fā)明第一實施例的半導(dǎo)體封裝 結(jié)構(gòu)1的第一芯片疊層結(jié)構(gòu)111。芯片201可替換芯片llla、lllb、lllc、llld至少其中之 一。芯片201適可用于本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)。于此態(tài)樣中，芯片201包含多個直通硅 晶栓塞207，各該直通硅晶栓塞207包含一上部電極203及一下部電極205，上部電極203 自芯片201的上表面突出并對準直通硅晶栓塞207，下部電極205則自芯片201的下表面 突出并對準直通硅晶栓塞207。芯片201的直通硅晶栓塞207包含上部電極203與下部電 極205 二者，此顯然不同于第一實施例中所述的直通硅晶栓塞107，直通硅晶栓塞107僅具 有自芯片llla、lllb、lllc、llld的下表面突出的下部電極110。透過上述結(jié)構(gòu)，當芯片201 欲與一相鄰芯片201疊層時，該二相鄰芯片201的直通硅晶栓塞207適可經(jīng)由上部電極203 與下部電極205的互連而彼此電性連接。借助這些電極，可使直通硅晶栓塞間的連接更為 可靠，以提高接合制程的良率。上述的二相鄰芯片的電極連接是透過一接合制程達成，該接合制程是選自以下群 組熱壓接合、熱超聲波接合、超聲波接合、及其組合。如上所述，上部電極及下部電極為分 別形成于直通硅晶栓塞之上或之下的個別元件。然而，于其他實施例中，上部電極或下部電 極其中之一抑或其二者可為直通硅晶栓塞的一部分(即，這些電極與直通硅晶栓塞是一體 成形)。這些第一電極與這些第二電極為電鍍凸塊、無電鍍凸塊、結(jié)線凸塊、導(dǎo)電聚合物凸 塊或金屬復(fù)合凸塊，這些凸塊的材料是選自下列群組銅、金、銀、銦、鎳/金、鎳/鈀/金、銅
/鎳/金、銅/金、鋁及其組合。圖3為根據(jù)本發(fā)明一第二實施例的一半導(dǎo)體封裝結(jié)構(gòu)3的局部剖視圖。半導(dǎo)體封 裝結(jié)構(gòu)3包含一基板單元300、一第一芯片疊層結(jié)構(gòu)311、及多個密封層321?；鍐卧?00 包含定義于其上的一芯片迭置區(qū)302及形成于其上的一電路結(jié)構(gòu)303。第一芯片疊層結(jié)構(gòu) 311設(shè)置于基板單元300的芯片迭置區(qū)302上。第一芯片疊層結(jié)構(gòu)311包含多個芯片311a、 311b及311c，且各該芯片311a、311b及311c具有一上表面、與上表面相對的一下表面、及 設(shè)置于其中的多個直通硅晶栓塞307，這些直通硅晶栓塞307使上表面與下表面之間形成 電性互連。與第一實施例的最主要區(qū)別在于，第二芯片311b與第三芯片311c 二者皆承載于 相鄰的第一芯片311a上并通過多個直通硅晶栓塞307分別與第一芯片311a電性互連。類 似第一實施例，第一芯片疊層結(jié)構(gòu)311電性連接至基板單元300。多個密封層321分別形 成于第一芯片311a與第二芯片311b之間、第一芯片311a與第三芯片311c之間、及第一芯 片311a與基板單元300之間。第二實施例的半導(dǎo)體封裝結(jié)構(gòu)3適用于一存儲器裝置，主要 用以提高存儲器容量密度(即透過疊層芯片而提高存儲器容量)及改善芯片與存儲器裝置 間電性連接的效能。當應(yīng)用于此一存儲器裝置中時，第二芯片311b與第三芯片311c可具 有相同的大小及/或相同的功能；或者，其亦可具有不同的大小及/或不同的功能。關(guān)于密 封層321、直通硅晶栓塞307及基板單元300的主要元件及材料的詳細說明已示于第一實 施例中，故茲不予贅述。對第一芯片311a與第二芯片311b之間、第一芯片311a與第三芯 片311c之間、及第一芯片311a與基板單元300之間電性互連完整性的測試亦已示于第一 實施例中，故茲不予贅述。圖4為根據(jù)本發(fā)明一第三實施例的一半導(dǎo)體封裝結(jié)構(gòu)4的剖視圖。半導(dǎo)體封裝結(jié)構(gòu)4包含一基板單元400、一第一芯片疊層結(jié)構(gòu)411及多個密封層421?；鍐卧?00具有 定義于其上的一芯片迭置區(qū)402及形成于其上的一電路結(jié)構(gòu)403。電路結(jié)構(gòu)403具有多個 連接電路403a、多個測試墊403b及多個焊墊403c。與第一實施例的最主要區(qū)別在于，第一 芯片疊層結(jié)構(gòu)411包含一第一芯片411a、一第二芯片411b、一第三芯片411c及一第四芯片 411d，這些芯片具有彼此不同的大小及不同的功能。各該芯片411a、411b、411c及411d的 直通硅晶栓塞407分別電性連接至一相鄰芯片的直通硅晶栓塞407。關(guān)于密封層421、直通 硅晶栓塞407及基板單元400的主要元件及材料的詳細說明已示于第一實施例中，故茲不 予贅述。更具體而言，第四實施例顯示二種不同的電路結(jié)構(gòu)403外觀。在圖4中，直通硅晶 栓塞407電性連接至焊墊403c，焊墊403c則經(jīng)由連接電路403a連接至測試墊403b。根據(jù) 圖4的左側(cè)部分，以與在第一實施例中所述相同的方式，連接電路403a被形成于基板單元 400上的一絕緣保護層(圖未示出)所覆蓋，該絕緣保護層可為一防焊層。然而，根據(jù)圖4的 右側(cè)部分，連接電路403a則未被絕緣保護層覆蓋；換言之，連接電路403a、測試墊403b及 焊墊403c為顯露狀。各芯片411a、411b、411c、411d間以及第一芯片411a與基板單元400 間直通硅晶栓塞407的電性互連完整性的測試亦已示于第一實施例中，故茲不予贅述。圖5為根據(jù)本發(fā)明一第四實施例的一半導(dǎo)體封裝結(jié)構(gòu)5的剖視圖。半導(dǎo)體封裝結(jié) 構(gòu)5包含一基板單元500、一第一芯片疊層結(jié)構(gòu)511、多個密封層521及多個焊線(bonding wire) 540?；鍐卧?00具有定義于其上的一芯片迭置區(qū)502及形成于其上的一電路結(jié)構(gòu)。 該電路結(jié)構(gòu)具有多個接墊503。第一芯片疊層結(jié)構(gòu)511包含一第一芯片511a及一第二芯片 511b，第一芯片511a與第二芯片511b具有彼此不同的大小及不同的功能。此外，第一芯片 511a及第二芯片511b 可為相同大小及功能，其中焊線540可埋置于密封層521內(nèi)。具體而 言，密封層521為一 FOW(Film-Over-Wire)薄膜。各該第一芯片511a及第二芯片511b具 有一上表面、與該上表面相對的一下表面、及設(shè)置于其中的多個直通硅晶栓塞507，這些直 通硅晶栓塞507使上表面與下表面之間形成電性互連。此外，第一芯片511a具有形成于其 上表面的多個焊墊511c。與第三實施例的最主要區(qū)別在于，第一芯片疊層結(jié)構(gòu)511可透過 直通硅晶栓塞507的互連及打線接合二者電性連接至基板單元500。更具體而言，第一芯片 疊層結(jié)構(gòu)511以焊線540將第一芯片511a的焊墊511c連接至基板單元500的接墊503而 電性連接至基板單元500。于其它態(tài)樣中，熟習(xí)此項技藝者可透過打線接合第一芯片疊層結(jié) 構(gòu)511的其它芯片與基板單元500的接墊503而電性連接第一芯片疊層結(jié)構(gòu)511與基板單 元500。關(guān)于密封層521、直通硅晶栓塞507及基板單元500的主要元件及材料的詳細說明 已示于第一實施例中，故茲不予贅述。對第一芯片511a與第二芯片511b之間以及第一芯 片511a與基板單元500間直通硅晶栓塞507的電性互連完整性的測試亦已示于第一實施 例中，故茲不予贅述。圖6為根據(jù)本發(fā)明一第五實施例的一半導(dǎo)體封裝結(jié)構(gòu)6的局部剖視圖。半導(dǎo)體封 裝結(jié)構(gòu)6包含一基板單元600、一第一芯片疊層結(jié)構(gòu)611、一第二芯片疊層結(jié)構(gòu)613、一絕緣 粘著層615、多個密封層621及多個焊線640?；鍐卧?00具有定義于其上的一芯片迭置 區(qū)602及形成于其上的一電路結(jié)構(gòu)603。電路結(jié)構(gòu)603具有多個連接電路603a、多個測試 墊603b、多個第一焊墊(圖未示出)及多個第二焊墊603c。各該第一焊墊(圖未示出)排 列設(shè)置于芯片迭置區(qū)602內(nèi)，且各該測試墊603b排列設(shè)置于芯片迭置區(qū)602之外。連接電路603a連接第一焊墊(圖未示出)與測試墊603b，且連接電路603a被一絕緣保護層所覆 蓋(圖未示出)，該絕緣保護層形成于基板單元600上，其可為一防焊層。第一芯片疊層結(jié)構(gòu)611包含多個芯片611a及611b。各該芯片611a及611b具有 一上表面、與該上表面相對的一下表面、及設(shè)置于其中的多個直通硅晶栓塞607，這些直通 硅晶栓塞607使上表面與下表面之間形成電性互連。各該直通硅晶栓塞607包含自芯片 611a及611b的下表面突出的一下部電極608。相鄰的芯片611a與611b透過直通硅晶栓 塞607的下部電極608達成電性連接。第二芯片疊層結(jié)構(gòu)613包含多個芯片613a及613b， 各該芯片613a、613b具有一上表面、與該上表面相對的一下表面、及設(shè)置于其中的多個直 通硅晶栓塞607，這些直通硅晶栓塞607使上表面與下表面之間形成電性互連。各該直通 硅晶栓塞607包含自芯片613a及613b的下表面突出的一下部電極608。相鄰的芯片613a 與613b透過直通硅晶栓塞607的下部電極608達成電性連接。與第一實施例的最主要區(qū)別在于，半導(dǎo)體封裝結(jié)構(gòu)6更包含第二芯片疊層結(jié)構(gòu) 613貼附于第一芯片疊層結(jié)構(gòu)611上，并透過絕緣粘著層615與第一芯片疊層結(jié)構(gòu)611形成 電性絕緣。透過絕緣粘著層615的電性隔絕，第一芯片疊層結(jié)構(gòu)611及第二芯片疊層結(jié)構(gòu) 613可分別執(zhí)行不同的功能。相同地，第一芯片疊層結(jié)構(gòu)611設(shè)置于基板單元600的芯片迭 置區(qū)602上，且第一芯片疊層結(jié)構(gòu)611的直通硅晶栓塞607電性連接至芯片迭置區(qū)602內(nèi)的 第一焊墊(圖未示出)，這些第一焊墊分別經(jīng)由連接電路603a而電性連接至測試墊603b。 第二芯片疊層結(jié)構(gòu)613透過打線接合而電性連接至基板單元600。具體而言，芯片613b具 有形成于其上表面的多個第三焊墊613c，且第二芯片疊層結(jié)構(gòu)613透過焊線640連接基板 單元600的第二焊墊603c與芯片613b的第三焊墊613c而電性連接至基板單元600。關(guān)于 密封層621、直通硅晶栓塞607、下部電極608及基板單元600的主要元件及材料的詳細說 明已示于第一實施例中，故茲不予贅述。芯片611a與611b之間、芯片613a與613b之間、 第一芯片疊層結(jié)構(gòu)611與基板單元600之間、以及第二芯片疊層結(jié)構(gòu)613與基板單元600 之間直通硅晶栓塞607的電性互連完整性的測試亦已示于第一實施例中，故茲不予贅述。圖7為根據(jù)本發(fā)明一第六實施例的一半導(dǎo)體封裝結(jié)構(gòu)7的局部剖視圖。半導(dǎo)體封 裝結(jié)構(gòu)7包含一基板單元700、一第一芯片疊層結(jié)構(gòu)711、多個無源組件704、一間隔件705 及多個焊線740。基板單元700具有定義于其上的一芯片迭置區(qū)702及形成于其上的一電 路結(jié)構(gòu)703。電路結(jié)構(gòu)703具有多個連接電路703a、多個測試墊703b及多個第一焊墊(圖 未示出)。第一芯片疊層結(jié)構(gòu)711包含一第一芯片711a及一第二芯片711b，第一芯片711a 與第二芯片711b具有彼此不同的大小及不同的功能。各該第一芯片711a與第二芯片711b 具有一上表面、與該上表面相對的一下表面、及設(shè)置于其中的多個直通硅晶栓塞707，這些 直通硅晶栓塞707使上表面與下表面之間形成電性互連。與第四實施例的最主要區(qū)別在于，本實施例包含多個無源組件704及間隔件705。 無源組件704形成于第一芯片711a上并電性連接至第一芯片711a，以與第一芯片711a — 同執(zhí)行電路功能。第二芯片711b包含多個直通硅晶栓塞707，與第一芯片711a的一局部區(qū) 域中的一部分直通硅晶栓塞707電性互連。為了在該二芯片711a、711b之間保持一致之間 隙并防止第二芯片711b傾斜，間隔件705設(shè)置于第一芯片711a上并位于該二芯片711a、 711b之間無直通硅晶栓塞707互連的區(qū)域，而第二芯片711b則設(shè)置于間隔件705上。換言 之，間隔件705設(shè)置于該二相鄰芯片711a、7lib之間。此外，于本實施例中，第一芯片711a與第二芯片711b 二者皆在其上表面形成有多個第二焊墊713c ；因此，第一芯片711a與第 二芯片711b亦可透過焊線740打線連接第一芯片711a的焊墊713c與第二芯片711b的焊 墊713c而相互電性連接。關(guān)于直通硅晶栓塞707及基板單元700的主要元件及材料的詳 細說明已示于第一實施例中，故茲不予贅述。于其他實施例中，無源組件704可形成于基板 單元700上。關(guān)于芯片711a與基板單元700之間以及該二芯片711a、711b之間直通硅晶 栓塞707的電性互連完整性的測試已示于第一實施例中，故茲不予贅述。圖8a_8f為一種用于制造本發(fā)明的一半導(dǎo)體封裝結(jié)構(gòu)的方法的流程圖。參照圖 8a，一基板包含多個基板單元801，且各該基板單元801包含定義于其上的一芯片迭置區(qū) 802及形成于其上的一電路結(jié)構(gòu)803?；鍐卧?01設(shè)置于一治具平臺800上。電路結(jié)構(gòu) 803具有多個連接電路803a、多個測試墊803b及多個焊墊803c。各該焊墊803c排列設(shè) 置于芯片迭置區(qū)802內(nèi)，且各該測試墊803b排列設(shè)置于芯片迭置區(qū)802之外。連接電路 803a連接焊墊803c與測試墊803b，且連接電路803a被形成于基板單元801上的一絕緣保 護層覆蓋。詳言之，該絕緣保護層為一防焊層?；鍐卧?01通過治具平臺800加熱至一 第一溫度，且于基板單元801的一上表面801a上定義一芯片迭置區(qū)802。此后，透過一注 射器811涂設(shè)一密封材料至芯片迭置區(qū)802，以形成一第一密封層821a。其它用于設(shè)置密 封材料的方法包括網(wǎng)版印刷(screen printing)、涂布(coating)、錫膏鋼版印刷(stencil printing)、旋涂(spin coating)及貼附薄膜(film attaching)。于本實施例中，第一溫度 可為約攝氏80度。接著，參照圖8b，透過第一密封層821a貼附一第一芯片805于芯片迭置區(qū)802上。 第一芯片805具有一第一上表面805a、一第一下表面805b及設(shè)置于其中的多個直通硅晶栓 塞809，這些直通硅晶栓塞809使第一上表面805a與第一下表面805b之間形成電性互連。 多個上部電極806a與下部電極806b分別形成于第一芯片805的第一上表面805a與第一 下表面805b上并對準直通硅晶栓塞809 ；換言之，第一芯片805類似于圖2中所示的芯片 201。透過將下部電極806b接合至基板單元801的焊墊803c，第一芯片805的至少一部分 直通硅晶栓塞809與基板單元801達成電性連接。同時，密封材料填充基板單元801與第 一芯片80間的空隙，以形成一第一密封層821a。此外，為可靠地接合下部電極806b至焊墊803c以保持良好的電性互連，超聲波應(yīng) 用于接合上述結(jié)構(gòu)。第一芯片805對位設(shè)置于芯片迭置區(qū)802之后，一壓合工具820以一 第二溫度及施以超聲波能量按壓第一芯片805，以牢固地接合下部電極806b至焊墊803c。 于本實施例中，第二溫度可保持于約攝氏200度。超聲波則被應(yīng)用以振蕩下部電極806b與 焊墊803c間的接合介面，以在接合介面間形成金屬原子的擴散。芯片與基板單元的電極接 合亦可透過熱壓接合、熱超聲波接合、超聲波接合或其組合來執(zhí)行。于該接合制程后，可透 過探針830測試第一芯片805，然后在需要時執(zhí)行一備用存儲器修復(fù)步驟，以提高半導(dǎo)體封 裝結(jié)構(gòu)的制造良率，如圖8c所示。詳言之，探針830接觸基板單元801的測試墊803b及第 一芯片805的相應(yīng)上部電極806a，以檢測第一芯片805與基板單元801的電性互連完整性。接著，參照圖8d，透過注射器811涂設(shè)一密封材料至第一上表面805a，以形成一第 二密封層821b。接著，在圖Se中，透過第二密封層821b貼附一第二芯片815于第一上表面805a。 第二芯片815具有一第二上表面815a、一第二下表面815b及設(shè)置于其中的多個直通硅晶栓塞819，這些直通硅晶栓塞819使第二上表面815a與第二下表面815b之間形成電性互連。 第二芯片815的至少一部分直通硅晶栓塞819電性連接至第一芯片805的上部電極806a。 多個上部電極816a及下部電極816b分別形成于第二芯片815的第二上表面815a與第二 下表面815b上并對準直通硅晶栓塞819。于本實施例中，第二芯片815的下部電極816b接 合至第一芯片805的上部電極806a。同時，第二密封層821b填充于第一芯片805與第二芯 片815間的空隙，并包覆電極806a、816b以保護電性互連不受環(huán)境干擾。如上文針對圖8b所述，下部電極816b與上部電極806a的接合是透過壓合工具 820以一第二溫度及施以超聲波按壓第二芯片815至第一芯片805來達成。于本實施例中， 第二溫度亦可保持于約攝氏200度。因此，與已知制程相比，可在較低壓力、較低溫度及在 較短操作時間內(nèi)達成該二疊層芯片805與815的電性連接。最后，參照圖8f，完成的半導(dǎo)體封裝結(jié)構(gòu)是利用測試探針進行測試，以驗證第二芯 片815的電性互連完整性，然后在需要時執(zhí)行一備用存儲器修復(fù)步驟，以提高半導(dǎo)體封裝 結(jié)構(gòu)的制造良率，如圖8c中所述。完成最后測試步驟后，更可包含移除基板單元801的步驟，或者可透過沖壓、裁切 或銑切基板單元801以移除這些測試墊803b，借以得到最終的半導(dǎo)體封裝結(jié)構(gòu)。以上在圖8a_8f中所述的制程可用于上述第一至第六實施例，透過直通硅晶栓塞 結(jié)構(gòu)電性連接多個芯片。本發(fā)明的半導(dǎo)體封裝結(jié)構(gòu)可被量產(chǎn)，此簡述如下。以第一實施例為例并參照圖1 及圖12，可透過卷帶式傳輸基板而批量生產(chǎn)半導(dǎo)體封裝結(jié)構(gòu)1。舉例而言，以可撓性薄膜卷 帶作為基板12 (例如一捆聚酰亞胺薄膜卷帶)，透過卷動基板12的二端或傳動基板12，將 基板12的各連續(xù)基板單元100依序傳輸至接合位置，俾使每一芯片疊層結(jié)構(gòu)111可依序接 合至基板單元100。于其它應(yīng)用中，卷帶式傳輸可被代的以條帶式(strip-to-strip)傳輸 及板片式(panel-to-panel)傳輸。詳言之，連續(xù)傳輸包含多個基板單元的多個條狀基板至 作業(yè)位置。板片式傳輸亦為如此。對于本實施例，可透過以下步驟形成芯片疊層結(jié)構(gòu)111。首先，卷動基板12，以將 一特定基板單元100送至一接合位置并隨后保持靜止以便進行接合制程。然后，透過連接 直通硅晶栓塞107至基板單元100的焊墊，將芯片Illa接合至基板12的基板單元100。然 后，透過直通硅晶栓塞107的互連，順次疊層芯片IllbUllc及l(fā)lld。一旦完成所有芯片 llla、lllb、lllc及Illd的接合，便轉(zhuǎn)動基板12以對下一基板單元執(zhí)行相同步驟，進而形成 另一半導(dǎo)體封裝結(jié)構(gòu)，重復(fù)進行這些制程，直至多個芯片疊層結(jié)構(gòu)111形成于基板12的所 有基板單元100上。亦可透過不同方式形成第一芯片疊層結(jié)構(gòu)111。首先，依次接合多個芯片Illa至 基板12的所有基板單元110。在整捆基板12皆貼附有芯片Illa后，接著接合多個芯片 Illb于相應(yīng)芯片Illa上。相同地，在整個基板12皆貼附有芯片Illb之后，執(zhí)行芯片Illc 的接合。然后接合芯片llld。在本發(fā)明的其它態(tài)樣中，半導(dǎo)體封裝結(jié)構(gòu)包含一第一半導(dǎo)體元件、一第二半導(dǎo)體 元件及一基板。第一半導(dǎo)體元件及第二半導(dǎo)體元件為一芯片或包含多個芯片的一晶圓。以 下二實施例即例示采用芯片或晶圓的半導(dǎo)體元件。圖9為根據(jù)本發(fā)明一第七實施例的剖視圖。其顯示多個單獨芯片接合至包含多個芯片的一晶圓，之后方進行單分制程以形成多個單獨的半導(dǎo)體封裝結(jié)構(gòu)。在單分制程之前， 提供包含多個第一半導(dǎo)體芯片901a的一晶圓901 (即第一半導(dǎo)體元件)，并接合多個第二半 導(dǎo)體芯片903 (即第二半導(dǎo)體元件)于相應(yīng)的第一半導(dǎo)體芯片901a。晶圓901的各該第一 半導(dǎo)體芯片901a具有一第一上表面及與該第一上表面相對的一第一下表面、多個測試墊 903b、多個連接電路903c、定義于第一上表面上的一第一芯片迭置區(qū)902、及設(shè)置于其中的 多個直通硅晶栓塞907，這些直通硅晶栓塞907使第一上表面與第一下表面之間形成電性 互連。各該直通硅晶栓塞907包含自第一下表面突出的一第一電極910，各該測試墊903b 排列設(shè)置于第一芯片迭置區(qū)902之外并經(jīng)由連接電路903c連接至各該直通硅晶栓塞907。 第二半導(dǎo)體芯片903具有一第二上表面及與該第二上表面相對的一第二下表面、多個測試 墊903b、多個連接電路903c、定義于第二上表面上的一第二芯片迭置區(qū)(圖未示出)、及設(shè) 置于其中的多個直通硅晶栓塞907，這些直通硅晶栓塞907使第二上表面與第二下表面之 間形成電性互連。各該直通硅晶栓塞907包含自第二下表面突出的一第二電極912，且各該 測試墊903b排列設(shè)置于第二芯片迭置區(qū)(圖未示出)之外并經(jīng)由連接電路903c連接至各 該直通硅晶栓塞907。如圖9所示，連接電路903c被形成于半導(dǎo)體芯片90la、903上表面上 的一絕緣保護層(圖未示出)所覆蓋。詳言之，形成于半導(dǎo)體芯片901a、903上表面上的絕 緣保護層為一鈍化層(passivationlayer)。第一密封層921形成于晶圓901的第一半導(dǎo)體芯片901a的第一芯片迭置區(qū)902 上，且第二半導(dǎo)體芯片903透過第一密封層921而相應(yīng)地貼附于第一芯片迭置區(qū)902上。換 言之，第一密封層921是填充第一半導(dǎo)體芯片901a與第二半導(dǎo)體芯片903間的空隙。第二 半導(dǎo)體芯片903的直通硅晶栓塞907經(jīng)由第二電極912而電性連接至第一半導(dǎo)體芯片901a 的相應(yīng)直通硅晶栓塞907。電性連接可透過熱壓接合、熱超聲波接合、超聲波接合或其組合 達成，如在上述各實施例中所述，茲不予贅述。根據(jù)圖9，可更清楚地理解第一半導(dǎo)體芯片 901a與第二半導(dǎo)體芯片903間的疊層關(guān)系。因測試墊903b排列設(shè)置于第一芯片迭置區(qū)902之外，芯片疊層后仍可施加一測試 信號至測試墊903b，以判斷晶圓901的第一半導(dǎo)體芯片901a(即第一半導(dǎo)體元件)與第二 半導(dǎo)體芯片903 (即第二半導(dǎo)體元件)間的電性互連完整性。于本實施例中，以晶圓901作 為疊層結(jié)構(gòu)的基礎(chǔ)，多個第二半導(dǎo)體芯片903可按相同的制程依序接合至相應(yīng)的第一半導(dǎo) 體芯片901a，以形成多個具有二半導(dǎo)體芯片901a、903的芯片疊層結(jié)構(gòu)。并可進一步對這 些二芯片疊層結(jié)構(gòu)執(zhí)行電性互連完整性測試。于確認這些二芯片疊層結(jié)構(gòu)的電性互連無誤 后，透過一切割刀950切割單分晶圓901以形成多個單獨的二芯片疊層結(jié)構(gòu)。亦可使用其 它單分方法，例如沖壓(punching)、銑切(routing)。可更利用以上實施例中所述的制造方 法以疊層多個單獨的二芯片疊層結(jié)構(gòu)，以形成一多芯片疊層結(jié)構(gòu)。于本實施例中，各個二芯 片疊層結(jié)構(gòu)可先測定其電性互連完整性，剔除掉不良品，方進行多個二芯片疊層結(jié)構(gòu)的疊 層制程。借此，可避免無謂的制造成本及時間浪費?？纱蠓岣吆罄m(xù)制程的總體封裝良率。 第七實施例適用于芯片對晶圓(Chip-on-Wafer ；Coff)制程，其中可垂直疊層更多個第二半 導(dǎo)體芯片903于晶圓901的第一半導(dǎo)體芯片901a上。此外，具有此種芯片疊層結(jié)構(gòu)的半導(dǎo)體封裝結(jié)構(gòu)可更承載于一基板單元上。形成 一第二密封層于該基板單元上。然后，透過該第二密封層，將這些芯片疊層結(jié)構(gòu)其中之一設(shè) 置于該基板單元上。第一半導(dǎo)體芯片901a的直通硅晶栓塞907經(jīng)由第一電極910電性連接至該基板單元。換言之，該第二密封層填充芯片疊層結(jié)構(gòu)與基板單元間的一空隙。單獨芯片疊層結(jié)構(gòu)的二態(tài)樣顯示于圖10及圖11中。在圖10中，芯片疊層結(jié)構(gòu) 10包含多個半導(dǎo)體芯片1011a、1011b、1011c、1011d以及多個密封層1021。各該半導(dǎo)體芯 片1011a、1011b、1011c及IOlld具有一上表面、與該上表面相對的一下表面、多個測試墊 1003b、多個連接電路1003a、定義于第一上表面的一芯片迭置區(qū)1011a，、1011b，、1011c，及 lOlld’、及設(shè)置于其中的多個直通硅晶栓塞1007，這些直通硅晶栓塞1007使上表面與下 表面之間形成電性互連。各該測試墊1003b排列設(shè)置于相應(yīng)芯片迭置區(qū)1011a’、1011b’、 1011c，及l(fā)Olld，之外。連接電路1003a連接測試墊1003b與相應(yīng)的直通硅晶栓塞1007， 并且連接電路1003a被形成于半導(dǎo)體芯片1011a、1011b、IOllc及IOlld上的一絕緣保護層 所覆蓋。詳言之，本實施例中的絕緣保護層為一鈍化層。半導(dǎo)體芯片1011a、1011b、1011c及IOlld設(shè)置于下面相應(yīng)的相鄰半導(dǎo)體芯片的 芯片迭置區(qū)IoilaMoilbMoilc'及IOlld'上。更具體而言，半導(dǎo)體芯片1011a、1011b、 IOllc及IOlld具有不同大小，且該疊層結(jié)構(gòu)為一梯形形狀。除半導(dǎo)體芯片IOlld的直通硅 晶栓塞1007外，各該直通硅晶栓塞1007包含自上表面突出的一上部電極1010，且該二相鄰 芯片的這些直通硅晶栓塞1007分別經(jīng)由上部電極1010電性連接。由圖10可見，各該半導(dǎo)體芯片1011a、1011b、IOllc及IOlld的直通硅晶栓塞1007
分別電性連接至一相鄰半導(dǎo)體芯片的直通硅晶栓塞1007。為測試各半導(dǎo)體芯片間的電性連接完整性，如圖10所示，以二探針或測試插針接 觸任二疊層半導(dǎo)體芯片的相應(yīng)測試墊1003b。關(guān)于測試的詳細說明已示于第一實施例中，故 茲不予贅述。熟習(xí)此項技藝者可利用如圖11所示相同大小的芯片制作芯片疊層結(jié)構(gòu)。在圖11 中，芯片疊層結(jié)構(gòu)11包含多個半導(dǎo)體芯片lllla、llllb、llllc及l(fā)llld，且所有半導(dǎo)體芯 片lllla、llllb、llllc及Illld具有相同大小及定義于其上的芯片迭置區(qū)lllla’、llllb’、 1111c’及l(fā)llld’。各該半導(dǎo)體芯片lllla、llllb、llllc及Illld設(shè)置于其下方的半導(dǎo)體 芯片的芯片迭置區(qū)1111a’、llllb’、llllc’及l(fā)llld’上，且芯片疊層結(jié)構(gòu)11形成為階梯形 狀。如圖11所示，各該半導(dǎo)體芯片1111a、1111b、Illlc及Illld的測試墊1003b排列設(shè)置 于芯片迭置區(qū)lllla’、llllb’、llllc’及l(fā)llld，之外；換言之，測試墊1003b未被覆蓋，以 便于測試插針進行接觸。雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的修改和完善，因此本發(fā)明的保護范 圍當以權(quán)利要求書所界定的為準。
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權(quán)利要求
一半導(dǎo)體封裝結(jié)構(gòu)，包含一基板單元，具有形成于其上的一電路結(jié)構(gòu)及定義于其上的一芯片迭置區(qū)，該電路結(jié)構(gòu)具有多個焊墊及多個測試墊，各該焊墊設(shè)置于該芯片迭置區(qū)內(nèi)且與各該測試墊連接；以及一第一芯片疊層結(jié)構(gòu)，包含多個芯片，各該芯片具有一上表面、與該上表面相對的一下表面以及多個直通硅晶栓塞，這些直通硅晶栓塞設(shè)置于這些芯片中以使該上表面與該下表面間相互電性連接，各該直通硅晶栓塞具有自該上表面或該下表面突出的一第一電極，且二相鄰芯片的這些直通硅晶栓塞適可分別透過該第一電極電性連接；其中，該第一芯片疊層結(jié)構(gòu)設(shè)置于該基板單元的該芯片迭置區(qū)，且至少一部分的這些直通硅晶栓塞電性連接至這些焊墊，且這些測試墊排列設(shè)置于該芯片迭置區(qū)之外。
2.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該第一芯片疊層結(jié)構(gòu)是透過打 線接合與該基板單元電性連接。
3.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該電路結(jié)構(gòu)更包含多個連接電 路以連接這些焊墊與這些測試墊。
4.如權(quán)利要求3所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，這些連接電路由一絕緣保護層 覆蓋。
5.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，更包含一密封層，該密封層形成 于二相鄰芯片間及該第一芯片疊層結(jié)構(gòu)與該基板單元間以填補空隙。
6.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，各該直通硅晶栓塞更包含自該 芯片的該上表面或該下表面的另一突出的一第二電極，其中二相鄰芯片間的這些直通硅晶 栓塞是經(jīng)由這些第一電極與這些第二電極相互接合以電性連接。
7.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該相鄰二芯片的這些第一電極 及這些第二電極是透過熱壓接合、熱超聲波接合、超聲波接合及其組合以電性連接。
8.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，這些第一電極與這些第二電極 為這些直通硅晶栓塞的一部分。
9.如權(quán)利要求6所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，這些第一電極與這些第二電極 為電鍍凸塊、無電鍍凸塊、結(jié)線凸塊、導(dǎo)電聚合物凸塊或金屬復(fù)合凸塊，這些凸塊的材料選 自下列群組銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
10.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該第一芯片疊層結(jié)構(gòu)包含一第 一芯片、一第二芯片及一第三芯片，且該第二芯片及該第三芯片皆承載于該第一芯片上且 分別經(jīng)由這些直通硅晶栓塞與該第一芯片電性連接。
11.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，更包含一絕緣粘著層，形成于該第一芯片疊層結(jié)構(gòu)之上；以及一第二芯片疊層結(jié)構(gòu)，透過該絕緣粘著層而貼附于該第一芯片疊層結(jié)構(gòu)上，其中該第 二芯片疊層結(jié)構(gòu)包含多個芯片，各該芯片具有一上表面、與該上表面相對的一下表面，以及 設(shè)置于這些芯片中以使該上表面與該下表面間形成電性連接的多個直通硅晶栓塞，各該直 通硅晶栓塞具有自該芯片的這些上表面或這些下表面突出的一第一電極，且二相鄰芯片的 這些直通硅晶栓塞適可分別透過這些第一電極電性連接；其中，該第一芯片疊層結(jié)構(gòu)與該第二芯片疊層結(jié)構(gòu)是透過該絕緣粘著層而電性絕緣。
12.如權(quán)利要求11所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該第二芯片疊層結(jié)構(gòu)是打線 接合與該基板單元電性連接。
13.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該第一芯片疊層結(jié)構(gòu)更包含一 間隔件，該間隔件設(shè)置于二相鄰芯片間。
14.如權(quán)利要求13所述的半導(dǎo)體封裝結(jié)構(gòu)，更包含多個無源元件，這些無源元件形成 于這些芯片至少其中之一或該基板單元上。
15.一種制造一半導(dǎo)體封裝結(jié)構(gòu)的方法，包含下列步驟提供一基板，該基板包含多個基板單元，各該基板單元具有形成于其上的一電路結(jié)構(gòu) 及定義于其上的一芯片迭置區(qū)，該電路結(jié)構(gòu)具有多個焊墊及多個測試墊，各該焊墊是排列 設(shè)置于該芯片迭置區(qū)中且與各該測試墊連接，且這些測試墊是排列設(shè)置于該芯片迭置區(qū)之 外；于該芯片迭置區(qū)上形成一第一密封層；透過該第一密封層貼附一第一芯片于該芯片迭置區(qū)上，該第一芯片具有一第一上表 面、與該第一上表面相對的一第一下表面及多個直通硅晶栓塞，這些直通硅晶栓塞是設(shè)置 于該第一芯片中以使該第一上表面與該第一下表面間相互電性連接，各該直通硅晶栓塞具 有自該第一上表面或該第一下表面突出的一第一電極；電性連接該第一芯片的至少一部分這些直通硅晶栓塞至這些焊墊，其中該第一密封層 填充該第一芯片與該第一基板單元間的一空隙；于該第一上表面形成一第二密封層；透過該第二密封層貼附一第二芯片于該第一上表面，該第二芯片具有一第二上表面、 與該第二上表面相對的一第二下表面及多個直通硅晶栓塞，這些直通硅晶栓塞設(shè)置于該第 二芯片中以使該第二上表面與該第二下表面間相互電性連接，各該直通硅晶栓塞具有自該 第二上表面或該第二下表面突出的一第二電極；以及電性連接該第二芯片的至少一部分這些直通硅晶栓塞至相應(yīng)該第一芯片的這些直通 硅晶栓塞，其中該第二密封層填充該第一芯片與該第二芯片間的一空隙。
16.如權(quán)利要求15所述的方法，其特征在于，于各該電性連接的步驟后，更包含一測試 步驟，其中一測試信號施加于這些測試墊以判斷該第一芯片與該基板單元間及該第一芯片 與該第二芯片間的互連電性。
17.如權(quán)利要求16所述的方法，其特征在于，于最后的該測試步驟后，更包含移除該基 板單元的一步驟。
18.如權(quán)利要求16所述的方法，其特征在于，于最后的該測試步驟后，更包含透過沖 壓、裁切或銑切該基板單元以移除這些測試墊的一步驟。
19.如權(quán)利要求15所述的方法，其特征在于，該第一電性連接的步驟包含一分別接合 這些第一電極至這些焊墊的步驟，該接合步驟是透過熱壓接合、熱超聲波接合、超聲波接合 及其組合，且該第二電性連接的步驟包含一分別接合這些第二電極至該第一芯片的這些直 通硅晶栓塞的步驟，該接合步驟是透過熱壓接合、熱超聲波接合、超聲波接合及其組合。
20.如權(quán)利要求15所述的方法，其特征在于，該提供一基板的步驟更包含連續(xù)地傳輸 這些基板單元的一步驟。
21.如權(quán)利要求20所述的方法，其特征在于，該連續(xù)傳輸?shù)牟襟E包含卷帶式傳輸、條帶式傳輸及板片式傳輸之一。
22.—半導(dǎo)體封裝結(jié)構(gòu)，包含一第一半導(dǎo)體芯片，具有一第一上表面、與該第一上表面相對的一第一下表面、多個測 試墊、定義于該第一上表面上的一第一芯片迭置區(qū)以及設(shè)置于該第一半導(dǎo)體芯片中的多個 直通硅晶栓塞，這些直通硅晶栓塞使該第一上表面與該第一下表面間相互電性連接，各該 直通硅晶栓塞具有自該第一上表面或該第一下表面突出的一第一電極，各該測試墊排列設(shè) 置于該第一芯片迭置區(qū)之外且連接各該直通硅晶栓塞；以及一第二半導(dǎo)體芯片，具有一第二上表面、與該第二上表面相對的一第二下表面、多個測 試墊、定義于該第二上表面上的一第二芯片迭置區(qū)以及設(shè)置于該第二半導(dǎo)體芯片中的多個 直通硅晶栓塞，這些直通硅晶栓塞使該第二上表面與該第二下表面間相互電性連接，各該 直通硅晶栓塞具有自該第二上表面或該第二下表面突出的一第二電極，各該測試墊排列設(shè) 置于該第二芯片迭置區(qū)之外且連接各該直通硅晶栓塞；其中，該第二半導(dǎo)體芯片設(shè)置于該第一芯片迭置區(qū)上且該第二半導(dǎo)體芯片的至少一部 分這些直通硅晶栓塞與相應(yīng)的該第一半導(dǎo)體芯片的這些直通硅晶栓塞電性連接。
23.如權(quán)利要求22所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，該第一半導(dǎo)體芯片與該第二 半導(dǎo)體芯片更包含多個連接電路以連接這些直通硅晶栓塞與這些測試墊。
24.如權(quán)利要求23所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，這些連接電路是由一絕緣保 護層覆蓋。
25.如權(quán)利要求22所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，更包含一密封層，該密封層形 成于該第一半導(dǎo)體芯片與該第二半導(dǎo)體芯片間以填充兩者間的一空隙。
26.如權(quán)利要求22所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，這些第一電極與這些第二電 極為該直通硅晶栓塞的一部分。
27.如權(quán)利要求22所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，這些第一電極與這些第二電 極為電鍍凸塊、無電鍍凸塊、結(jié)線凸塊、導(dǎo)電聚合物凸塊或金屬復(fù)合凸塊，這些凸塊的材料 是選自下列群組銅、金、銀、銦、鎳/金、鎳/鈀/金、銅/鎳/金、銅/金、鋁及其組合。
28.—種制造一半導(dǎo)體封裝結(jié)構(gòu)的方法，包含下列步驟提供具有至少一芯片的一第一半導(dǎo)體元件，該至少一芯片具有一第一上表面，與該第 一上表面相對的一第一下表面，多個測試墊，定義于該第一上表面上的一第一芯片迭置區(qū) 以及設(shè)置于該芯片中的多個直通硅晶栓塞，這些直通硅晶栓塞使該第一上表面與該第一下 表面相互電性連接，各該直通硅晶栓塞具有自該第一上表面或該第一下表面突出的一第一 電極，各該測試墊排列設(shè)置于該第一芯片迭置區(qū)之外且連接各該直通硅晶栓塞；于該第一芯片迭置區(qū)上形成一第一密封層；透過該第一密封層貼附一第二半導(dǎo)體元件于該第一芯片迭置區(qū)上，該第二半導(dǎo)體元件 具有一第二上表面，與該第二上表面相對的一第二下表面，多個測試墊，定義于該第二上表 面上的一第二芯片迭置區(qū)以及設(shè)置于該第二半導(dǎo)體元件中的多個直通硅晶栓塞，這些直通 硅晶栓塞使該第二上表面與該第二下表面相互電性連接，各該直通硅晶栓塞具有自該第二 上表面或該第二下表面突出的一第二電極，各該測試墊排列設(shè)置于該第二芯片迭置區(qū)之外 且連接各該直通硅晶栓塞；以及電性連接該第二半導(dǎo)體元件的至少一部分這些直通硅晶栓塞與相對應(yīng)的該第一半導(dǎo)體元件的這些直通硅晶栓塞，其中該第一密封層填充該第一半導(dǎo)體元件與該第二半導(dǎo)體元 件間的一空隙。
29.如權(quán)利要求28所述的方法，其特征在于，于該電性連接步驟后，更包含一測試步 驟，其中一測試信號施加于這些測試墊以判斷該第一半導(dǎo)體元件與該第二半導(dǎo)體元件間的 互連電性。
30.如權(quán)利要求28所述的方法，其特征在于，該電性連接的步驟包含一分別接合這些 第一電極至該第二半導(dǎo)體元件的這些直通硅晶栓塞、分別接合這些第二電極至該第一半導(dǎo) 體元件的這些直通硅晶栓塞或分別接合這些第二電極至這些第一電極的步驟，該步驟是透 過熱壓接合、熱超聲波接合、超聲波接合及其組合所完成。
31.如權(quán)利要求28所述的方法，其特征在于，該第一半導(dǎo)體元件及該第二半導(dǎo)體元件 為芯片。
32.如權(quán)利要求28所述的方法，其特征在于，該第一半導(dǎo)體元件為具有多個芯片的一晶圓。
33.如權(quán)利要求32所述的方法，其特征在于，于該電性連接步驟后，更包含一單分該第 一半導(dǎo)體元件的步驟，以形成多個單獨的芯片疊層結(jié)構(gòu)，該芯片疊層結(jié)構(gòu)具有該第一半導(dǎo) 體元件的一第一芯片與該第二半導(dǎo)體元件的一第二芯片。
34.如權(quán)利要求33所述的方法，其特征在于，更包含下列步驟 提供一基板，該基板具有多個基板單元；于這些基板單元上形成一第二密封層；透過該第二密封層貼附這些芯片疊層結(jié)構(gòu)于該基板單元上；以及 電性連接這些第一芯片的至少一部分這些直通硅晶栓塞至這些基板單元，其中該第二 密封層填充這些芯片疊層結(jié)構(gòu)與這些基板單元間的空隙。
全文摘要
本發(fā)明提供一種半導(dǎo)體封裝結(jié)構(gòu)及其制造方法。半導(dǎo)體封裝結(jié)構(gòu)包含一基板單元及一第一芯片疊層結(jié)構(gòu)?；鍐卧哂袦y試墊(test pad)的一電路結(jié)構(gòu)。第一芯片疊層結(jié)構(gòu)包含多個芯片，且各該芯片具有多個直通硅晶栓塞(through silicon plug)。二相鄰芯片是通過直通硅晶栓塞達成電性連接，第一芯片疊層結(jié)構(gòu)更電性連接至基板單元，并可通過測試墊對第一芯片疊層結(jié)構(gòu)進行電性測試。本發(fā)明所提供的另一半導(dǎo)體封裝結(jié)構(gòu)包含一第一半導(dǎo)體芯片及一第二半導(dǎo)體芯片。各該半導(dǎo)體芯片具有用于電性測試的多個測試墊及連接至這些測試墊的多個直通硅晶栓塞。第二半導(dǎo)體芯片是承載于第一半導(dǎo)體芯片上，且二半導(dǎo)體芯片是通過直通硅晶栓塞的一部分彼此電性連接。
文檔編號H01L23/544GK101950745SQ20101000323
公開日2011年1月19日 申請日期2010年1月4日 優(yōu)先權(quán)日2009年7月10日
發(fā)明者何淑靜, 劉安鴻, 李宜璋, 王偉, 蔡豪殷, 黃祥銘 申請人:南茂科技股份有限公司