專(zhuān)利名稱(chēng)：空乏模式的電荷捕捉快閃裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于電荷捕捉存儲(chǔ)裝置，包含使用于一 NAND快閃組態(tài)的電荷捕捉存儲(chǔ)
直ο
背景技術(shù)：
閃存為一種非易失集成電路存儲(chǔ)器；傳統(tǒng)閃存是采用浮動(dòng)?xùn)艠O存儲(chǔ)單元。隨著存 儲(chǔ)裝置的密度提升，浮動(dòng)?xùn)艠O存儲(chǔ)單元之間愈加靠近，儲(chǔ)存在相鄰浮動(dòng)?xùn)艠O中的電荷交互 影響即造成問(wèn)題，因此形成限制，使得采用浮動(dòng)?xùn)艠O的閃存密度無(wú)法提升。另一種閃存所使 用的存儲(chǔ)單元稱(chēng)為電荷捕捉存儲(chǔ)單元，其采用電荷捕捉層取代浮動(dòng)?xùn)艠O。電荷捕捉存儲(chǔ)單 元是利用電荷捕捉材料，不會(huì)如浮動(dòng)?xùn)艠O造成個(gè)別存儲(chǔ)單元之間的相互影響，并且可以應(yīng) 用于高密度的閃存。典型的電荷儲(chǔ)存存儲(chǔ)單元包含一場(chǎng)效晶體管(FET)結(jié)構(gòu)，其中包含由通道所分隔 的源極與漏極，以及通過(guò)介電材料疊層而與通道分離的柵極。其中該介電材料包含隧穿介 電層、電荷儲(chǔ)存層與勢(shì)壘介電層。較早的傳統(tǒng)設(shè)計(jì)如SONOS裝置，其中源極、漏極與通道形 成于硅襯底(S)上，隧穿介電層則由氧化硅(0)形成，電荷儲(chǔ)存層由氮化硅形成(N)，勢(shì)壘介 電層由氧化硅(0)形成，而柵極則為多晶硅(S)。此種SONOS裝置可實(shí)行多種現(xiàn)有的偏壓技 術(shù)，利用電子隧穿進(jìn)行編程，或者利用空穴隧穿、電子釋放來(lái)進(jìn)行擦除。電荷捕捉存儲(chǔ)單元的研究方向之一為NAND型的結(jié)構(gòu)。舉例而言，相關(guān)研究有Shin e.al.，“A Highly Reliable SONOS-type NAND FlashMemory Cell with A1203 or Top Oxide” IEDM，2003 (MANOS)以及 Shin etal.，“A Novel NAND-type M0N0S Memory using 63nm Process Technologyfor a Multi-Gigabit Flash EEPROMs”， IEEE 2005.。在NAND型結(jié)構(gòu)中，存儲(chǔ)單元排成序列，所以讀取數(shù)據(jù)的電流可流經(jīng)一系列的存儲(chǔ) 單元。此穿越存儲(chǔ)單元的路徑限制電流的大小與速度，也同時(shí)影響完成讀取操作的效率。本發(fā)明的發(fā)明人曾參與電荷捕捉存儲(chǔ)器的研究，其是使用能帶加工(bandgap engineered)電荷捕捉技術(shù)，稱(chēng)為BE-S0N0S。BE-S0N0S存儲(chǔ)單元的多種實(shí)施例可參見(jiàn)美國(guó) 專(zhuān)利 7，426，440B2 (Lue)以及美國(guó)專(zhuān)利公開(kāi)號(hào) 2007/0029625 (Lue et al.)。BE-S0N0S 的特 色為可以在相對(duì)低電場(chǎng)的情況下阻止電荷隧穿，而可以在中高電場(chǎng)情況下致能非常有效率 的隧穿。BE-S0N0S具有耐用與穩(wěn)定的特性。同時(shí)，以下兩篇文獻(xiàn)亦曾建議在鰭式場(chǎng)效晶體 管(FinFET)非易失存儲(chǔ)器中使用BE-S0N0S技術(shù)美國(guó)專(zhuān)利公開(kāi)號(hào)2008/0087946 (Hsu et al.)與美國(guó)專(zhuān)利公開(kāi)號(hào) 2008/0087942 (Hsu etal.)電荷捕捉裝置的常見(jiàn)問(wèn)題之一，即是相較于浮動(dòng)?xùn)艠ONAND快閃而言，存儲(chǔ)區(qū)間通 常向上朝向正的Vt偏移，并因?yàn)榇朔N設(shè)計(jì)需要較高的通過(guò)柵極電壓，造成電路設(shè)計(jì)的困難。 已有采用如高功函數(shù)柵極與其它技術(shù)來(lái)使得擦除狀態(tài)的存儲(chǔ)區(qū)間為負(fù)值，然而，此在較高 臨界階級(jí)操作的傾向仍然會(huì)造成問(wèn)題。因此產(chǎn)生需求，希望提供一種可以提升NAND結(jié)構(gòu)的效能，并且容易制作的介電電 荷捕捉存儲(chǔ)單元。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種集成電路存儲(chǔ)裝置，包含電荷捕捉存儲(chǔ)單元，其設(shè)置類(lèi)似于f inFET組態(tài)，并具有一摻雜的埋藏通道區(qū)域，可供空乏模式操作。因此，對(duì)η通 道存儲(chǔ)單元而言，該埋藏通道具有η型的摻雜物，以為存儲(chǔ)單元建立一通常為「開(kāi)啟」的狀 態(tài)。位于該埋藏通道之上的電荷捕捉結(jié)構(gòu)可儲(chǔ)存電荷，以誘發(fā)一個(gè)或多個(gè)高閾值電壓狀態(tài)， 其具有正閾值電壓Vt，具有負(fù)閾值電壓Vt(例如通常為開(kāi)啟)的低臨界狀態(tài)。該結(jié)構(gòu)可利 用「無(wú)結(jié)」組態(tài)完成，其中該埋藏通道區(qū)域延伸作為跨越多個(gè)存儲(chǔ)單元的連續(xù)區(qū)域，而不會(huì) 干擾具有較高摻雜濃度的源極/漏極區(qū)域。替代地，可采用源極/漏極區(qū)域區(qū)域。由于埋 藏通道的設(shè)計(jì)，在傳統(tǒng)介電電荷捕捉存儲(chǔ)單元中，閾值電壓Vt向上偏移的狀態(tài)會(huì)被補(bǔ)償。因 此，此處所揭露的存儲(chǔ)單元可適用于NAND結(jié)構(gòu)的閃存。此處揭露的基本存儲(chǔ)裝置包含為于襯底上的多個(gè)半導(dǎo)體線，該些半導(dǎo)體線包含摻 雜的埋藏通道區(qū)域，其可供空乏模式運(yùn)作。一儲(chǔ)存結(jié)構(gòu)位于該些半導(dǎo)體線之上，包含位于 該鰭狀物的通道區(qū)域上的隧穿絕緣層、位于該隧穿絕緣層上的電荷儲(chǔ)存層、以及位于該電 荷儲(chǔ)存層上的勢(shì)壘絕緣層。多個(gè)字元線位于該儲(chǔ)存結(jié)構(gòu)之上，并跨越半導(dǎo)體線的通道區(qū) 域，其中多個(gè)存儲(chǔ)單元位于該字線與該半導(dǎo)體線的多個(gè)交叉點(diǎn)上。在靠近的襯底中，即類(lèi)似 finFET的實(shí)施例，襯底包含一半導(dǎo)體主體以及多個(gè)半導(dǎo)體線，該些半導(dǎo)體線包含鰭狀物部 分的末端隆起，并延伸至該半導(dǎo)體主體之外。利用與該埋藏通道區(qū)域?qū)щ娦再|(zhì)相反的摻雜， 該鰭狀物的隆起與襯底隔絕。在另一實(shí)施例中，該些半導(dǎo)體線可通過(guò)絕緣結(jié)構(gòu)或其它方式 與該襯底隔絕。此處揭露的存儲(chǔ)單元包含NAND存儲(chǔ)單元，其包含一半導(dǎo)體鰭狀物，自襯底延伸， 并具有一末端隆起，其中該鰭狀物包含沿著該末端隆起(位于其上和/或于該隆起的一側(cè) 或雙側(cè))的一埋藏通道區(qū)域。該埋藏通道摻雜η型摻雜物，可供空乏模式運(yùn)作。多個(gè)存儲(chǔ)單 元柵極(例如字線的一部分)設(shè)置于該沿著鰭狀物末端隆起的埋藏通道區(qū)域上，該多個(gè)柵 極包含第一存儲(chǔ)單元柵極以及最后存儲(chǔ)單元柵極。介電電荷捕捉位置是位于超過(guò)一個(gè)(例 如16與32)的存儲(chǔ)單元柵極之下。電荷捕捉位置包含多層隧穿絕緣結(jié)構(gòu)，一電荷儲(chǔ)存層設(shè) 置于該隧穿絕緣結(jié)構(gòu)之上，以及一勢(shì)壘絕緣層設(shè)置于該電荷儲(chǔ)存層之上。一串選擇柵極設(shè) 置于該鰭狀物的末端隆起的上，并與該第一存儲(chǔ)單元柵極具有間隔，亦在該鰭狀的末端隆 起的上有一 P型通道區(qū)域。通道絕緣結(jié)構(gòu)可為能帶加工的絕緣體，以供擦除模式的空穴隧穿之用。能帶加工 的絕緣體的特性為包含多個(gè)材料的組合，以在靠近通道區(qū)域的表面處建立相對(duì)低的價(jià)帶能 級(jí)，同時(shí)在該通道區(qū)域的該表面不到2nm的一第一距離處具有一增加的價(jià)帶能級(jí)，以及在 該通道區(qū)域的該表面大于該第一距離的一第二距離處具有一降低的價(jià)帶能級(jí)。依據(jù)一種能 帶加工絕緣體的實(shí)施例，材料的組合包含一厚度小于2nm的氧化硅底層、厚度小于2. 5nm的 氮化硅中層、以及厚度小于2. 5nm的氧化硅頂層。本發(fā)明的其它目的與優(yōu)點(diǎn)將詳述于下列圖式、實(shí)施方式與權(quán)利要求范圍。


圖1為沿著鰭狀物末端隆起所設(shè)置的埋藏通道存儲(chǔ)單元串行的剖面示意圖，其是采自無(wú)結(jié)的實(shí)施例，舉例而言是沿著圖3的線段Ia-Ib所繪示。圖2為跨越鰭狀物所繪示的埋藏通道存儲(chǔ)單元串行剖面示意圖，舉例而言是沿著 圖3的線段2a_2b所繪示。圖3為包含埋藏通道存儲(chǔ)單元的NAND陣列的布局圖。圖4為簡(jiǎn)化的埋藏通道存儲(chǔ)單元串行的另一實(shí)施例的剖面圖，其中源極/漏極結(jié) 被注入于字線之間。圖5為兩個(gè)采用埋藏通道存儲(chǔ)單元的NAND串行的電路示意圖，其中繪示一編程偏 壓安排。圖6為埋藏通道存儲(chǔ)單元的剖面示意圖，其繪示在BE-SONOS的較佳實(shí)施例中的數(shù) 據(jù)儲(chǔ)存結(jié)構(gòu)。圖7為包含一埋藏通道陣列的集成電路存儲(chǔ)裝置的簡(jiǎn)化方塊圖，其中BE-SONOS存 儲(chǔ)單元被設(shè)置于NAND陣列中。主要元件符號(hào)說(shuō)明10,35 襯底10-1、10-2、10-3、10-4 鰭狀物11、37:埋藏通道區(qū)域12:隔絕區(qū)域15、16、17、18 字線19 數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)20:層間介電物21、22、23 絕緣溝道25 選擇線26 地線30,31 屏蔽36 頸部區(qū)域40、41、42、98 柵極44、45 結(jié)60,76,86 存儲(chǔ)單元61、62:交叉點(diǎn)75、85、87:晶體管90 通道91 源極區(qū)域92:漏極區(qū)域93 空穴隧穿層94:能帶補(bǔ)償層95 絕緣層96 電荷捕捉層97:勢(shì)壘介電層
具體實(shí)施例方式以下參照?qǐng)D式圖1至圖7說(shuō)明本發(fā)明的詳細(xì)實(shí)施方式。圖1為沿著半導(dǎo)體主體的鰭狀物所繪示的剖面示意圖，其中該半導(dǎo)體主體具有四個(gè)串行的存儲(chǔ)單元，其位于鰭狀物與字線15、16、17、18的交叉點(diǎn)。該鰭狀物與襯 底10的最近邊緣耦合，在此實(shí)施例中襯底為P型。鰭狀物的末端隆起具有埋藏通道 (buried-channel)區(qū)域11。其摻雜可以供空乏模式操作。因此，η型通道存儲(chǔ)單元中，埋 藏通道區(qū)域11具有η型的摻雜。典型的η型通道摻雜大約為5 X 1017cm_3至1 X 1018cm_3，而 η型通道的深度大約為30nm。埋藏通道11通過(guò)于鰭狀物頸部的更高摻雜的隔絕區(qū)域12而 與P型襯底10隔絕。多條字線15、16、17、18為層間介電物20所覆蓋。字線15、16、17、18 較佳地由P+型多晶硅形成，或者其它具有相對(duì)高功函數(shù)的材料，以降低擦除飽和階層。數(shù) 據(jù)儲(chǔ)存結(jié)構(gòu)(例如19)形成于字線15、16、17、18與埋藏通道區(qū)域11之間，因此存儲(chǔ)單元可 形成于交叉點(diǎn)上。在此實(shí)施例中，數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)為0Ν0Ν0結(jié)構(gòu)，其中包含位于埋藏通道區(qū)域 表面的多層隧穿絕緣層(ONO)，氮化硅電荷捕捉層、以及氧化硅勢(shì)壘層。電荷儲(chǔ)存結(jié)構(gòu)較佳 實(shí)施例的更多細(xì)節(jié)可參照?qǐng)D6及稍后的說(shuō)明。圖1中，柵極的長(zhǎng)度標(biāo)示為L(zhǎng)，其可對(duì)應(yīng)于字 線的寬度，在較佳實(shí)施例中為極小的尺寸；代表性的柵極長(zhǎng)度為30nm至IOOnm之間。雖然 儲(chǔ)存結(jié)構(gòu)(例如19)在圖中繪示為分別的疊層，但在其它實(shí)施例中，儲(chǔ)存結(jié)構(gòu)亦可為連續(xù)的 覆蓋層。圖2為多個(gè)半導(dǎo)體主體的鰭狀物的剖面示意圖，其在本實(shí)施例中包含四個(gè)鰭狀物 10-1、10-2、10-3與10-4。在所示范例中，鰭狀物亦稱(chēng)為主體接觸(body-tied)，其最近邊緣 與下方襯底10整合。鰭狀物的頸部區(qū)域12具有ρ+型的摻雜，以此抑制寄生裝置形成于襯 底10上的鰭狀物之間。如圖所示，字線15位于電荷儲(chǔ)存結(jié)構(gòu)19之上。絕緣溝道21、22、 23分隔個(gè)別鰭狀物10-1、10-2、10-3與10_4。圖2中，鰭狀物寬度標(biāo)示為W，在較佳實(shí)施例 中其寬度極小，大約在30nm 50nm之間。埋藏通道區(qū)域的厚度標(biāo)示為tch，其大約為30nm。 絕緣溝道的厚度標(biāo)示為t-STI，其大約為300nm。P型絕緣區(qū)域12的厚度大約為ISOnm數(shù)量 級(jí)，其延伸至絕緣溝道表面以外的厚度t2約為30nm，而其位于絕緣溝道表面以下的厚度則 以t3表示。采用η型摻雜物的埋藏通道區(qū)域中，代表性的摻雜濃度為IO17Cm3至IO18Cm3，而 絕緣區(qū)域的代表性摻雜濃度則約為2Χ 1018cm3。在另一替代實(shí)施例中，可以利用一絕緣層將鰭狀物與襯底隔絕，以形成與襯底10 分隔的半導(dǎo)體線。圖3提供NAND結(jié)構(gòu)的快閃存儲(chǔ)陣列的電路布局架構(gòu)圖，其中包含前述的埋藏通道 裝置。在此電路布局中，垂直排列于圖1中的半導(dǎo)體線10-1、10-2、10-3與10-4為圖3中 線段Ia至Ib的剖面圖。圖2則為圖3中線對(duì)2a至2b的剖面圖。多個(gè)字元線WLl至WL32重疊于多個(gè)鰭狀物之上，其中字線W32、W31與W30是編號(hào) 為15、16、17，其對(duì)應(yīng)于類(lèi)似圖1與圖2的結(jié)構(gòu)。存儲(chǔ)單元60形成于字線W32與半導(dǎo)體線 10-2的交叉點(diǎn)。圖3繪示一串行選擇線SSL25與位于多個(gè)字元線WLl至WL32相對(duì)側(cè)的地 線選擇線GSL26。在較佳實(shí)施例中，位于SSL25以及GSL26之下的通道區(qū)域?yàn)棣研停虼嗽?鰭狀物與SSL25、GSL26的交叉點(diǎn)(例如圖標(biāo)元件61、62)的晶體管是以增強(qiáng)模式運(yùn)作，其具 有正的閾值電壓VT。半導(dǎo)體線通過(guò)介層孔(未顯示)與上方(或下方)的位線與地線分別 耦合于SSL25與GSL26相對(duì)側(cè)。
在制作過(guò)程中，額外的屏蔽(包括區(qū)域30、31)可用于分隔SSL與GSL線之下的通道區(qū)域與存儲(chǔ)單元中建立埋藏通道區(qū)域的η型摻雜，同時(shí)可允許柵極氧化物的形成，其結(jié) 構(gòu)(異于數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)19)，例如可為單層氧化硅或其它柵極絕緣物。亦可能在SSL與GSL 晶體管中使用柵極氧化物，其結(jié)構(gòu)與他種實(shí)施例中的數(shù)據(jù)儲(chǔ)存結(jié)構(gòu)相同。在SSL/GSL晶體 管中使用P型摻雜可為串行選擇晶體管維持相對(duì)高的閾值電壓VT。圖4為另一實(shí)施例的半導(dǎo)體線剖面圖，其利用源極/漏極摻雜，在柵極40、41、42 之間的埋藏通道區(qū)域37形成結(jié)44、45，以加強(qiáng)半導(dǎo)體線的導(dǎo)電性。如圖1所示實(shí)施例，具有 本體接觸的鰭狀物包含頸部區(qū)域36，該頸部區(qū)域36具有ρ+型摻雜以分隔該埋藏通道區(qū)域 37與下方的襯底35。然而，如圖1所述的無(wú)結(jié)結(jié)構(gòu)，某些實(shí)施例中無(wú)須使用該注入，因?yàn)樵?埋藏通道區(qū)域的導(dǎo)電性已經(jīng)足供NAND存儲(chǔ)單元的高效能操作。具有本體接觸的鰭狀物場(chǎng)效晶體管(body-tied finFET)結(jié)構(gòu)，可依據(jù)美國(guó)專(zhuān)利
發(fā)明者呂函庭, 蕭逸璿 申請(qǐng)人:旺宏電子股份有限公司