專利名稱：具有突發(fā)讀取等待功能的與非型快閃存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種半導(dǎo)體存儲(chǔ)裝置，具體而言，涉及一種NAND快閃存儲(chǔ)裝置。
背景技術(shù)：
為了從存儲(chǔ)裝置中讀取數(shù)據(jù)，可以根據(jù)預(yù)定的時(shí)序，向NAND快閃存儲(chǔ)裝置中依次施加讀取命令和地址。一旦輸入了讀取命令和地址，在固定的時(shí)間內(nèi)，NAND快閃存儲(chǔ)裝置可以執(zhí)行讀出操作。存儲(chǔ)在所選擇的行的存儲(chǔ)單元中的數(shù)據(jù)可以被傳遞給寄存器(稱為“頁(yè)面緩沖器電路”)。在讀出操作期間，NAND快閃存儲(chǔ)裝置可以將準(zhǔn)備好/忙信號(hào)R/nB保持在低狀態(tài)。當(dāng)所有數(shù)據(jù)被從存儲(chǔ)單元傳遞到寄存器中時(shí)，將準(zhǔn)備好/忙信號(hào)R/nB從低電平轉(zhuǎn)換為高電平。此時(shí)，NAND快閃存儲(chǔ)裝置可以響應(yīng)于可由存儲(chǔ)器控制器提供的讀取使能信號(hào)nRE的從高到低的轉(zhuǎn)換而將存儲(chǔ)在寄存器中的數(shù)據(jù)傳送到數(shù)據(jù)緩沖塊(pad)中。在讀取使能信號(hào)nRE從低到高的轉(zhuǎn)換期間，存儲(chǔ)器控制器可以從數(shù)據(jù)緩沖塊中得到數(shù)據(jù)。
在讀取使能信號(hào)nRE的一個(gè)周期內(nèi)，上述NAND快閃存儲(chǔ)裝置輸出數(shù)據(jù)，而存儲(chǔ)器控制器獲取數(shù)據(jù)。在減少讀取使能信號(hào)nRE的周期時(shí)間中，該數(shù)據(jù)輸出和獲取模式是主要的障礙。通常，存儲(chǔ)器控制器(或主機(jī))的操作速度比NAND快閃存儲(chǔ)裝置的操作速度要快。因此，將數(shù)據(jù)從NAND快閃存儲(chǔ)裝置中讀出的速度受限于NAND快閃存儲(chǔ)裝置的速度。所以，存儲(chǔ)器控制器的性能依賴于NAND快閃存儲(chǔ)裝置的性能。從而，當(dāng)改進(jìn)NAND快閃存儲(chǔ)裝置的性能時(shí)，也可以改進(jìn)存儲(chǔ)器控制器的性能?？梢酝ㄟ^(guò)縮短讀取使能信號(hào)nRE的時(shí)間周期來(lái)改進(jìn)NAND快閃存儲(chǔ)裝置的性能。然而，在使用數(shù)據(jù)輸出和獲取模式的NAND快閃存儲(chǔ)裝置中，可能很難縮短讀取使能信號(hào)nRE的時(shí)間周期。這將在后面進(jìn)行詳細(xì)描述。
圖1描述了傳統(tǒng)快閃存儲(chǔ)裝置的時(shí)序圖。在圖1中，如果準(zhǔn)備好/忙信號(hào)R/nB從低電平轉(zhuǎn)換為高電平，則存儲(chǔ)器控制器可以向NAND快閃存儲(chǔ)裝置提供讀取使能信號(hào)nRE1。NAND快閃存儲(chǔ)裝置也可以生成與讀取使能信號(hào)nRE1同步的內(nèi)部時(shí)鐘信號(hào)INT_nRE1?？梢酝ㄟ^(guò)緩沖讀取使能信號(hào)nRE1而生成內(nèi)部時(shí)鐘信號(hào)INT_nRE1。然后，可使存儲(chǔ)在寄存器中的數(shù)據(jù)與內(nèi)部時(shí)鐘信號(hào)INT_nRE1同步，以通過(guò)數(shù)據(jù)傳遞路徑(包括列選通電路和數(shù)據(jù)輸出電路)而傳送。因?yàn)橥ㄟ^(guò)緩沖讀取使能信號(hào)nRE1而生成內(nèi)部時(shí)鐘信號(hào)INT_nRE1，所以在讀取使能信號(hào)nRE1和內(nèi)部時(shí)鐘信號(hào)INT_nRE1之間存在延遲時(shí)間tD1。類似地，因?yàn)橥ㄟ^(guò)數(shù)據(jù)傳遞路徑來(lái)傳送存儲(chǔ)在寄存器中的數(shù)據(jù)，所以當(dāng)在數(shù)據(jù)傳遞路徑中發(fā)生延遲時(shí)間tD2之后，數(shù)據(jù)可以被加載在數(shù)據(jù)緩沖塊上。也就是說(shuō)，在內(nèi)部時(shí)鐘信號(hào)INT_nRE1從高電平轉(zhuǎn)換到低電平并經(jīng)過(guò)預(yù)定時(shí)間tD2之后，數(shù)據(jù)可加載在數(shù)據(jù)緩沖塊上。
可以通過(guò)減少延遲時(shí)間tD1和tD2來(lái)改進(jìn)NAND快閃存儲(chǔ)裝置的讀取性能。然而，延遲時(shí)間tD1和tD2通常是固定的。因此，很難減少延遲時(shí)間tD1和tD2。一種用于改進(jìn)NAND快閃存儲(chǔ)裝置的讀取性能的方法可以是減少讀取使能信號(hào)的時(shí)間周期。如上所述，在一個(gè)周期內(nèi)，NAND快閃存儲(chǔ)裝置輸出數(shù)據(jù)，而存儲(chǔ)器控制器獲取數(shù)據(jù)。然而，如圖1所示，即使縮短了讀取使能信號(hào)nRE2的時(shí)間周期，也不能改變延遲時(shí)間tD1和tD2。
本公開(kāi)旨在克服與傳統(tǒng)快閃存儲(chǔ)裝置相關(guān)的一個(gè)或多個(gè)問(wèn)題。

發(fā)明內(nèi)容
本公開(kāi)的一個(gè)方面包括一種NAND快閃存儲(chǔ)裝置。該NAND快閃存儲(chǔ)裝置可以包括接口塊，用于在讀取操作期間接收外部讀取使能信號(hào)，以輸出內(nèi)部時(shí)鐘信號(hào)。該NAND快閃存儲(chǔ)裝置也可以包括緩沖器時(shí)鐘控制電路，用于響應(yīng)于數(shù)據(jù)輸出使能信號(hào)和內(nèi)部時(shí)鐘信號(hào)而工作。該NAND快閃存儲(chǔ)裝置還可以包括緩沖器時(shí)鐘生成電路，用于接收內(nèi)部時(shí)鐘信號(hào)并根據(jù)緩沖器時(shí)鐘控制電路的控制輸出而生成第一和第二緩沖器時(shí)鐘信號(hào)。該NAND快閃存儲(chǔ)裝置還可以包括數(shù)據(jù)輸出緩沖器電路，用于響應(yīng)于第一和第二緩沖器時(shí)鐘信號(hào)中的一個(gè)而依次輸出所讀取的數(shù)據(jù)，其中，當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，所述緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路生成具有信號(hào)脈沖的第二緩沖器時(shí)鐘信號(hào)。
本公開(kāi)的另一方面包括一種存儲(chǔ)系統(tǒng)。該存儲(chǔ)系統(tǒng)可以包括NAND快閃存儲(chǔ)裝置。該存儲(chǔ)系統(tǒng)還可以包括存儲(chǔ)器控制器，用于在讀取操作期間向NAND快閃存儲(chǔ)裝置輸出讀取使能信號(hào)，并在經(jīng)過(guò)了突發(fā)等待時(shí)間之后從NAND快閃存儲(chǔ)裝置中獲取數(shù)據(jù)。
本公開(kāi)的再一方面包括一種NAND快閃存儲(chǔ)裝置。該NAND快閃存儲(chǔ)裝置可以包括接口塊，用于在讀取操作期間接收外部讀取使能信號(hào)，以輸出內(nèi)部時(shí)鐘信號(hào)。該NAND快閃存儲(chǔ)裝置也可以包括緩沖器時(shí)鐘控制電路，用于當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，響應(yīng)于內(nèi)部時(shí)鐘信號(hào)的第一個(gè)從高到低的轉(zhuǎn)換而激活時(shí)鐘使能信號(hào)。該NAND快閃存儲(chǔ)裝置還可以包括第一時(shí)鐘生成器，用于響應(yīng)于時(shí)鐘使能信號(hào)生成第一緩沖器時(shí)鐘信號(hào)以及指示第一時(shí)鐘信號(hào)相對(duì)于內(nèi)部時(shí)鐘信號(hào)是否具有零相位差的鎖定標(biāo)記信號(hào)。該NAND快閃存儲(chǔ)裝置還可以包括第二時(shí)鐘生成器，用于響應(yīng)于數(shù)據(jù)輸出使能信號(hào)、內(nèi)部時(shí)鐘信號(hào)和鎖定標(biāo)記信號(hào)而生成第二緩沖器時(shí)鐘信號(hào)。該NAND快閃存儲(chǔ)裝置還可以包括選擇電路，用于根據(jù)緩沖器時(shí)鐘控制電路的控制輸出而從第一緩沖器時(shí)鐘信號(hào)和第二緩沖器時(shí)鐘信號(hào)中選擇一個(gè)。該NAND快閃存儲(chǔ)裝置還可以包括數(shù)據(jù)輸出緩沖器電路，用于響應(yīng)于選擇電路選擇的緩沖器時(shí)鐘信號(hào)而依次輸出所讀取的數(shù)據(jù)，其中，當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，所述第二緩沖器時(shí)鐘生成電路生成具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)，并且其中，在輸入外部讀取使能信號(hào)并經(jīng)過(guò)突發(fā)讀取等待時(shí)間之后，所述第一緩沖器時(shí)鐘生成電路生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)。


下面將參照附圖詳細(xì)說(shuō)明本發(fā)明的示范性實(shí)施例，其中，類似的附圖標(biāo)記指示相同或相似的組件。在附圖中圖1是解釋傳統(tǒng)NAND快閃存儲(chǔ)裝置的數(shù)據(jù)輸出時(shí)序的時(shí)序圖；圖2是解釋根據(jù)本公開(kāi)的示范性實(shí)施例的具有NAND快閃存儲(chǔ)裝置的存儲(chǔ)系統(tǒng)的框圖；圖3是解釋根據(jù)本公開(kāi)的示范性實(shí)施例的在圖2中示出的NAND快閃存儲(chǔ)裝置的框圖；圖4是解釋根據(jù)本公開(kāi)的示范性實(shí)施例的在圖3中示出的緩沖器時(shí)鐘控制電路的框圖；圖5是解釋根據(jù)本公開(kāi)的示范性實(shí)施例的在圖3中示出的第二緩沖器時(shí)鐘生成電路的框圖；
圖6是解釋根據(jù)本公開(kāi)的示范性實(shí)施例的在圖5中示出的開(kāi)關(guān)控制器的框圖；圖7是解釋根據(jù)本公開(kāi)的示范性實(shí)施例的NAND快閃存儲(chǔ)裝置的讀取操作的時(shí)序圖；圖8是解釋根據(jù)本公開(kāi)的可替換的示范性實(shí)施例的NAND快閃存儲(chǔ)裝置的讀取操作的時(shí)序圖；以及圖9是根據(jù)本公開(kāi)的可替換的示范性實(shí)施例的在圖3中示出的緩沖器時(shí)鐘控制電路的框圖。
具體實(shí)施例方式
圖2是根據(jù)本公開(kāi)的示范性實(shí)施例的具有NAND快閃存儲(chǔ)裝置的存儲(chǔ)系統(tǒng)的框圖。參照?qǐng)D2，存儲(chǔ)系統(tǒng)包括NAND快閃存儲(chǔ)裝置1000和存儲(chǔ)器控制器2000。NAND快閃存儲(chǔ)裝置1000可以以例如命令/地址/數(shù)據(jù)復(fù)用I/O的方式與存儲(chǔ)器控制器2000通信。在示范性實(shí)施例中，當(dāng)在讀取操作期間輸入命令/地址時(shí)，NAND快閃存儲(chǔ)裝置1000可以將準(zhǔn)備好/忙信號(hào)(R/nB)激活為預(yù)定時(shí)間(例如讀取時(shí)間)的低狀態(tài)。在讀取時(shí)間之后，NAND快閃存儲(chǔ)裝置1000可以將準(zhǔn)備好/忙信號(hào)(R/nB)激活到高狀態(tài)。存儲(chǔ)器控制器2000可以響應(yīng)于準(zhǔn)備好/忙信號(hào)(R/nB)從低到高的轉(zhuǎn)換而向存儲(chǔ)裝置1000提供讀取使能信號(hào)nRE。在向存儲(chǔ)裝置1000提供讀取使能信號(hào)nRE并且經(jīng)過(guò)預(yù)定時(shí)間(例如，與突發(fā)讀取等待時(shí)間/n個(gè)nRE周期(其中n為2或大于2的整數(shù))對(duì)應(yīng)的時(shí)間)之后，存儲(chǔ)器控制器2000可以從存儲(chǔ)裝置1000中獲取數(shù)據(jù)。此后，該功能可以被稱為“突發(fā)讀取等待(BRL)”功能。即使縮短讀取使能信號(hào)nRE的周期，依賴于BRL功能，NAND快閃存儲(chǔ)裝置1000也能輸出數(shù)據(jù)，并且存儲(chǔ)器控制器2000在讀取使能信號(hào)nRE的一個(gè)周期內(nèi)獲取數(shù)據(jù)。
圖3是根據(jù)本公開(kāi)的示范性實(shí)施例的在圖2中示出的NAND快閃存儲(chǔ)裝置的框圖。參照?qǐng)D3，NAND快閃存儲(chǔ)裝置1000包括用于存儲(chǔ)數(shù)據(jù)信息的存儲(chǔ)器單元陣列120、行譯碼器140、頁(yè)面緩沖器160、列選擇器180、地址計(jì)數(shù)器200以及控制邏輯220。存儲(chǔ)器單元陣列120可以包括以行和列排列的存儲(chǔ)器單元。例如，存儲(chǔ)器單元可以排列為具有NAND串結(jié)構(gòu)。另外，可以用任何其他合適的形式來(lái)排列存儲(chǔ)器單元。可以由行譯碼器140來(lái)驅(qū)動(dòng)存儲(chǔ)器單元陣列120的行，由頁(yè)面緩沖器160來(lái)驅(qū)動(dòng)存儲(chǔ)器單元陣列120的列。基于NAND快閃存儲(chǔ)裝置1000的操作模式，頁(yè)面緩沖器160可以包括作為讀出放大器而工作的頁(yè)面緩沖器、以及寫入驅(qū)動(dòng)器。列選擇電路180可以響應(yīng)于來(lái)自地址計(jì)數(shù)器200的地址Co1ADD，以諸如x8、x16、x32等的確定單位選擇頁(yè)面緩沖器?？梢杂煽刂七壿嬰娐?20來(lái)控制行譯碼器電路140、頁(yè)面緩沖器電路160和列選擇電路180。
控制邏輯電路220可以響應(yīng)于可由接口塊240提供的控制信號(hào)和命令而操作。此外，控制邏輯電路220可以被配置為控制NAND快閃存儲(chǔ)裝置的整個(gè)操作。具體地，如果在讀取操作期間輸入命令和地址，則控制邏輯電路220控制接口塊240將準(zhǔn)備好/忙信號(hào)(R/nB)激活為低狀態(tài)。具體而言，接口塊240包括用于存儲(chǔ)準(zhǔn)備好/忙信號(hào)(R/nB)的寄存器(未示出)?？梢杂煽刂七壿嬰娐?20來(lái)設(shè)置接口塊240的寄存器值。控制邏輯電路220在讀取操作期間生成控制信號(hào)DOUT_EN作為數(shù)據(jù)輸出使能信號(hào)。特定地，在將頁(yè)面數(shù)據(jù)從存儲(chǔ)器單元陣列120移動(dòng)到頁(yè)面緩沖器電路160之后(即，在讀出操作結(jié)束或經(jīng)過(guò)讀取時(shí)間之后)，控制邏輯電路220激活控制信號(hào)DOUT_EN。在將頁(yè)面數(shù)據(jù)從存儲(chǔ)器單元陣列120移動(dòng)到頁(yè)面緩沖器電路160之后，控制邏輯電路220控制接口塊240(或寄存器)，以便將準(zhǔn)備好/忙信號(hào)(R/nB)激活到高狀態(tài)。
當(dāng)輸入外部地址時(shí)，接口塊240生成鎖存信號(hào)ADDlch，且地址計(jì)數(shù)器200響應(yīng)于該鎖存信號(hào)ADDlch而對(duì)接口塊240提供的地址ADD進(jìn)行鎖存。此外，接口塊240輸出與外部裝置(例如存儲(chǔ)器控制器)提供的讀取使能信號(hào)nRE同步的內(nèi)部時(shí)鐘信號(hào)INT_nRE。由遞增控制信號(hào)CNT_UP控制地址計(jì)數(shù)器200，其對(duì)響應(yīng)于內(nèi)部時(shí)鐘信號(hào)INT_nRE而鎖存的地址進(jìn)行依次增加。例如，當(dāng)激活遞增控制信號(hào)CNT_UP時(shí)，地址計(jì)數(shù)器200對(duì)響應(yīng)于內(nèi)部時(shí)鐘信號(hào)INT_nRE而鎖存的地址進(jìn)行依次增加。
在示范性實(shí)施例中，NAND快閃存儲(chǔ)裝置1000還包括緩沖器時(shí)鐘控制電路260、第一和第二緩沖器時(shí)鐘生成電路280和300、選擇電路320以及數(shù)據(jù)輸出緩沖器電路340。緩沖器時(shí)鐘控制電路260可以響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN和內(nèi)部時(shí)鐘信號(hào)INT_nRE來(lái)生成時(shí)鐘使能信號(hào)DLL_EN。例如，在激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN之后，在內(nèi)部時(shí)鐘信號(hào)INT_nRE的第一個(gè)從高到低的轉(zhuǎn)換期間，緩沖器時(shí)鐘控制電路260激活時(shí)鐘使能信號(hào)DLL_EN。此外，在激活時(shí)鐘使能信號(hào)DLL_EN之后，緩沖器時(shí)鐘控制電路260可以在內(nèi)部時(shí)鐘信號(hào)INT_nRE的第一個(gè)從高到低的轉(zhuǎn)換期間激活遞增控制信號(hào)CNT_UP。當(dāng)激活遞增控制信號(hào)CNT_UP時(shí)，地址計(jì)數(shù)器200依次增加響應(yīng)于內(nèi)部時(shí)鐘信號(hào)INT_nRE而輸入的地址。另外，當(dāng)激活從第一時(shí)鐘生成電路280輸出的鎖定標(biāo)記信號(hào)F_LCOK時(shí)，緩沖器時(shí)鐘生成電路260激活選擇信號(hào)MUX_SEL。
第一時(shí)鐘生成電路280響應(yīng)于來(lái)自緩沖器時(shí)鐘控制電路260的時(shí)鐘使能信號(hào)DLL_EN而生成第一緩沖器時(shí)鐘信號(hào)DLL_CLK?？梢杂裳舆t同步環(huán)電路形成第一緩沖器時(shí)鐘生成電路280，第一緩沖器時(shí)鐘生成電路280可以生成與內(nèi)部時(shí)鐘信號(hào)INT_nRE同步的第一緩沖器時(shí)鐘信號(hào)DLL_CK。也就是說(shuō)，第一緩沖器時(shí)鐘生成電路280生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)INT_nRE具有零相位差的第一緩沖器時(shí)鐘信號(hào)DLL_CLK。此外，如果在第一緩沖器時(shí)鐘信號(hào)DLL_CLK和內(nèi)部時(shí)鐘信號(hào)INT_nRE之間不存在相位差，則第一緩沖器時(shí)鐘生成電路280激活鎖定標(biāo)記信號(hào)F_LOCK。
第二緩沖器時(shí)鐘生成電路300響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN、鎖定標(biāo)記信號(hào)F_LOCK和內(nèi)部時(shí)鐘信號(hào)INT_nRE而生成第二緩沖器時(shí)鐘信號(hào)DOUT_PLS和標(biāo)記信號(hào)F_LONG。例如，當(dāng)激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN時(shí)，第二緩沖器時(shí)鐘生成電路300輸出具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)DOUT_PLS。如果當(dāng)激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN且經(jīng)過(guò)預(yù)定時(shí)間時(shí)，沒(méi)有激活鎖定標(biāo)記信號(hào)F_LOCK，則第二緩沖器時(shí)鐘生成電路300激活標(biāo)記信號(hào)F_LONG并輸出內(nèi)部時(shí)鐘信號(hào)INT_nRE作為第二緩沖器時(shí)鐘信號(hào)DOUT_PLS。當(dāng)激活標(biāo)記信號(hào)F_LONG時(shí)，緩沖器時(shí)鐘控制電路260去激活(deactivate)時(shí)鐘使能信號(hào)DLL_EN。因此，第一時(shí)鐘生成電路280不工作。如果激活鎖定標(biāo)記信號(hào)F_LOCK和數(shù)據(jù)輸出使能信號(hào)DOUT_EN，并且經(jīng)過(guò)了預(yù)定時(shí)間，則標(biāo)記信號(hào)F_LONG被維持在去激活狀態(tài)。
在示范性實(shí)施例中，標(biāo)記信號(hào)F_LONG指示讀取使能信號(hào)nRE具有長(zhǎng)周期還是短周期。這些周期可以被如下定義當(dāng)用于獲取數(shù)據(jù)的存儲(chǔ)器控制器操作依賴于上述延遲時(shí)間tD1和tD2(參見(jiàn)圖1)時(shí)，讀取使能信號(hào)nRE的周期被定義為短周期；當(dāng)用于獲取數(shù)據(jù)的存儲(chǔ)器控制器操作不依賴于上述延遲時(shí)間tD1和tD2(參見(jiàn)圖1)時(shí)，讀取使能信號(hào)nRE的周期被定義為長(zhǎng)周期。
選擇器電路320響應(yīng)于選擇信號(hào)MUX_SEL，向數(shù)據(jù)輸出緩沖器340輸出第一和第二緩沖器時(shí)鐘生成電路280和300的輸出DLL_CLK和DOUT_PLS中的一個(gè)。在激活鎖定標(biāo)記信號(hào)F_LOCK之前，選擇信號(hào)MUX_SEL被維持在非激活狀態(tài)，并且當(dāng)激活鎖定標(biāo)記信號(hào)F_LOCK時(shí)，激活選擇信號(hào)MUX_SEL。當(dāng)選擇信號(hào)MUX_SEL被維持在非激活狀態(tài)時(shí)，選擇電路320選擇第二緩沖器時(shí)鐘生成電路300的輸出DOUT_PLS，而當(dāng)激活選擇信號(hào)MUX_SEL時(shí)，選擇電路320選擇第一緩沖器時(shí)鐘生成電路280的輸出DLL_CLK。數(shù)據(jù)輸出緩沖器電路340與來(lái)自選擇電路320的時(shí)鐘信號(hào)DOUT_CLK同步，以將數(shù)據(jù)CD_DATA從列選擇電路180傳遞到接口塊240。
可以通過(guò)生成相對(duì)于來(lái)自第一緩沖器時(shí)鐘生成電路280的內(nèi)部時(shí)鐘信號(hào)具有零相位差的緩沖器時(shí)鐘信號(hào)而去除內(nèi)部時(shí)鐘信號(hào)的延遲時(shí)間。因此，可以縮短將數(shù)據(jù)傳遞到數(shù)據(jù)緩沖塊中所需的時(shí)間。所以，可以縮短讀取使能信號(hào)nRE的周期時(shí)間。結(jié)果，可以改善NAND快閃存儲(chǔ)裝置1000及包括其的存儲(chǔ)系統(tǒng)的讀取功能。
圖4是示出圖3中的緩沖器時(shí)鐘控制電路260的框圖。參照?qǐng)D4，緩沖器時(shí)鐘控制電路260包括第一到第三信號(hào)生成器261、262和263，分別被標(biāo)示為GEN1、GEN2和GEN3。第一信號(hào)生成器261響應(yīng)于內(nèi)部時(shí)鐘信號(hào)INT_nRE、數(shù)據(jù)輸出使能信號(hào)DOUT_EN和標(biāo)記信號(hào)F_LONG而生成時(shí)鐘使能信號(hào)DLL_EN。例如，在將輸出使能信號(hào)DOUT_EN激活到高狀態(tài)中之后，第一信號(hào)生成器261響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN的第一個(gè)從高到低的轉(zhuǎn)換而激活時(shí)鐘使能信號(hào)DLL_EN。當(dāng)激活標(biāo)記信號(hào)F_LONG時(shí)，第一信號(hào)生成器261也激活時(shí)鐘使能信號(hào)DLL_EN。第二信號(hào)生成器262響應(yīng)于時(shí)鐘使能信號(hào)DLL_EN和內(nèi)部時(shí)鐘信號(hào)INT_nRE生成遞增控制信號(hào)CNT_UP。例如，當(dāng)激活時(shí)鐘使能信號(hào)時(shí)，第二信號(hào)生成器262響應(yīng)于內(nèi)部時(shí)鐘信號(hào)INT_nRE的從高到低的轉(zhuǎn)換而將遞增控制信號(hào)CNT_UP激活到高狀態(tài)中。第三信號(hào)生成器263響應(yīng)于時(shí)鐘使能信號(hào)DLL_EN和鎖定標(biāo)記信號(hào)F_LOCK生成選擇信號(hào)MUX_SEL。例如，當(dāng)激活時(shí)鐘使能信號(hào)DLL_EN時(shí)，第三信號(hào)生成器263響應(yīng)于鎖定標(biāo)記信號(hào)F_LOCK激活選擇信號(hào)MUX_SEL。
圖5是示出圖3中的第二時(shí)鐘生成電路300的框圖。參照?qǐng)D5，示范性實(shí)施例的第二時(shí)鐘生成電路300包括脈沖生成器302、開(kāi)關(guān)控制器304和開(kāi)關(guān)306。
脈沖生成器302響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN的激活(例如，從低到高的轉(zhuǎn)換)而生成低有效脈沖信號(hào)。開(kāi)關(guān)控制器304響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN、內(nèi)部時(shí)鐘信號(hào)INT_nRE和鎖定標(biāo)記信號(hào)F_LOCK生成選擇信號(hào)F_LONG。特別地，在激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN并經(jīng)過(guò)預(yù)定時(shí)間(例如，存儲(chǔ)裝置的突發(fā)讀取等待時(shí)間)之后，開(kāi)關(guān)控制器304基于鎖定標(biāo)記信號(hào)F_LOCK的狀態(tài)而激活作為標(biāo)記信號(hào)的選擇信號(hào)F_LONG。例如，在激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN并經(jīng)過(guò)預(yù)定時(shí)間(例如，存儲(chǔ)裝置的突發(fā)讀取等待時(shí)間)之后，當(dāng)鎖定標(biāo)記信號(hào)F_LOCK被維持在非激活狀態(tài)(即低電平)時(shí)，選擇信號(hào)F_LONG被激活到高狀態(tài)。這可能意味著讀取使能信號(hào)nRE的周期較長(zhǎng)。相反，在激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN并經(jīng)過(guò)預(yù)定時(shí)間(例如，存儲(chǔ)裝置的突發(fā)讀取等待時(shí)間)之后，當(dāng)鎖定標(biāo)記信號(hào)F_LOCK被激活到低狀態(tài)時(shí)，選擇信號(hào)F_LONG被維持在低電平的非激活狀態(tài)。這可能意味著讀取使能信號(hào)nRE的周期較短。在這種情況下，選擇信號(hào)F_LONG被用作為施加到圖3的緩沖器時(shí)鐘控制電路260的標(biāo)記信號(hào)。
開(kāi)關(guān)306可以被配置為接收脈沖生成器302的輸出和內(nèi)部時(shí)鐘信號(hào)INT_nRE作為輸入。開(kāi)關(guān)306可以被配置為響應(yīng)于選擇信號(hào)F_LONG而輸出第二緩沖器時(shí)鐘信號(hào)DOUT_PLS。例如，當(dāng)選擇信號(hào)F_LONG被維持在激活狀態(tài)時(shí)，開(kāi)關(guān)306輸出內(nèi)部時(shí)鐘信號(hào)INT_nRE作為第二緩沖器時(shí)鐘信號(hào)DOUT_PLS。
圖6是圖5中的開(kāi)關(guān)控制器304的框圖。參照?qǐng)D6，在示范性實(shí)施例中，開(kāi)關(guān)控制器304包括計(jì)數(shù)器304a、比較器304b和鎖存器304c。
計(jì)數(shù)器304a可以響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN的激活(例如，從低到高的轉(zhuǎn)換)而工作，并基于內(nèi)部時(shí)鐘信號(hào)INT_nRE執(zhí)行計(jì)數(shù)操作。比較器304b可以將計(jì)數(shù)器304a的輸出CNT與參考值進(jìn)行比較，以生成比較信號(hào)COMP。例如，當(dāng)計(jì)數(shù)器304a的輸出CNT小于參考值時(shí)，比較信號(hào)COMP被維持在非激活狀態(tài)(即低電平)。另一方面，當(dāng)計(jì)數(shù)器304a的輸出CNT達(dá)到參考值時(shí)，比較信號(hào)COMP被激活到高狀態(tài)。在示范性實(shí)施例中，可以由突發(fā)讀取等待值來(lái)控制比較器304b的參考值。
當(dāng)比較信號(hào)COMP被設(shè)置為高狀態(tài)時(shí)，在內(nèi)部時(shí)鐘信號(hào)INT_nRE從低到高的轉(zhuǎn)換期間，鎖存器304c將鎖定標(biāo)記信號(hào)F_LOCK進(jìn)行鎖存，并輸出標(biāo)記信號(hào)F_LONG作為選擇信號(hào)。當(dāng)鎖定標(biāo)記信號(hào)F_LOCK具有高電平時(shí)，標(biāo)記信號(hào)F_LONG被維持在低電平。當(dāng)鎖存的鎖定標(biāo)記信號(hào)F_LOCK具有低電平時(shí)，標(biāo)記信號(hào)F_LONG被激活到高電平。
圖7是解釋根據(jù)所公開(kāi)的示范性實(shí)施例的快閃存儲(chǔ)裝置的讀取操作的時(shí)序圖。如圖7中所示，當(dāng)基于預(yù)定時(shí)序依次輸入第一命令CMD1、地址ADD和第二命令CMD2時(shí)，依次執(zhí)行NAND快閃存儲(chǔ)裝置的讀取操作。當(dāng)輸入地址ADD時(shí)，接口塊240生成鎖存信號(hào)ADDlch。地址計(jì)數(shù)器200響應(yīng)于鎖存信號(hào)ADDlch將來(lái)自接口塊240的地址ADD進(jìn)行鎖存。被鎖存的地址被施加到初始列地址A0和列選擇電路180。當(dāng)輸入第二命令CMD2時(shí)，控制邏輯電路220控制接口塊240以便將準(zhǔn)備好/忙信號(hào)R/nB激活到低電平。當(dāng)準(zhǔn)備好/忙信號(hào)R/nB被維持在低電平時(shí)，頁(yè)面緩沖器電路160根據(jù)控制邏輯電路220的控制信號(hào)而讀取任意行/頁(yè)面上的數(shù)據(jù)。也就是說(shuō)，由頁(yè)面緩沖器電路160執(zhí)行讀出操作。一旦完全地執(zhí)行了讀出操作，控制邏輯電路220將數(shù)據(jù)輸出使能信號(hào)DOUT_EN激活到高狀態(tài)。同時(shí)，控制邏輯電路220控制接口塊240以便使準(zhǔn)備好/忙信號(hào)R/nB處于非激活狀態(tài)。
當(dāng)數(shù)據(jù)輸出使能信號(hào)DOUT_EN被激活到高狀態(tài)時(shí)，列選擇電路180響應(yīng)于初始列地址A0選擇頁(yè)面緩沖器電路160的一部分頁(yè)面緩沖器。所選擇的頁(yè)面緩沖器被傳送到數(shù)據(jù)輸出緩沖器電路340。同時(shí)，第二緩沖器時(shí)鐘生成電路320響應(yīng)于數(shù)據(jù)輸出使能信號(hào)DOUT_EN的激活而生成具有低有效脈沖的第二緩沖器時(shí)鐘信號(hào)DOUT_PLS。這時(shí)，因?yàn)闃?biāo)記信號(hào)F_LONG被維持在低電平的非激活狀態(tài)，所以通過(guò)選擇電路320將第二緩沖器時(shí)鐘信號(hào)DOUT_PLS提供到數(shù)據(jù)輸出緩沖器電路340。數(shù)據(jù)輸出緩沖器電路340與第二緩沖器時(shí)鐘信號(hào)DOUT_PLS同步，以通過(guò)接口塊240將來(lái)自列選擇電路180的數(shù)據(jù)D0輸出到數(shù)據(jù)緩沖塊DQ。
當(dāng)準(zhǔn)備好/忙信號(hào)R/nB被激活到高狀態(tài)時(shí)，存儲(chǔ)器控制器2000將讀取使能信號(hào)nRE輸出到NAND快閃存儲(chǔ)裝置1000作為外部時(shí)鐘信號(hào)。在示范性實(shí)施例中，存儲(chǔ)器控制器2000在經(jīng)過(guò)預(yù)定的突發(fā)讀取等待時(shí)間之后獲取加載到數(shù)據(jù)緩沖塊上的數(shù)據(jù)。
接口塊240響應(yīng)于讀取使能信號(hào)nRE生成內(nèi)部時(shí)鐘信號(hào)INT_nRE。當(dāng)激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN時(shí)，緩沖器時(shí)鐘控制電路260響應(yīng)于內(nèi)部時(shí)鐘控制電路260的第一個(gè)從高到低的轉(zhuǎn)換而激活時(shí)鐘使能信號(hào)DLL_EN到高狀態(tài)。第一緩沖器時(shí)鐘生成電路280響應(yīng)于時(shí)鐘使能信號(hào)DLL_EN而工作。如上所述，第一緩沖器時(shí)鐘生成電路280包括延遲同步環(huán)電路。該延遲同步環(huán)電路可以在時(shí)鐘使能信號(hào)DLL_EN之后的一個(gè)周期內(nèi)生成相對(duì)于輸入時(shí)鐘具有零相位差的緩沖器時(shí)鐘信號(hào)。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，需要2個(gè)或多于2個(gè)周期的延遲同步環(huán)電路可被用于生成相對(duì)于輸入時(shí)鐘具有零相位差的時(shí)鐘信號(hào)。在示范性實(shí)施例中，可以將鎖定標(biāo)記信號(hào)F_LOCK延遲與延遲同步環(huán)電路所需的周期數(shù)目相等的時(shí)間。
如圖7所示，在激活時(shí)鐘使能信號(hào)DLL_EN之后，緩沖器時(shí)鐘控制電路260響應(yīng)于內(nèi)部時(shí)鐘信號(hào)INT_nRE從高到低(第二個(gè)周期)的轉(zhuǎn)換而將遞增信號(hào)CNT_UP激活到高狀態(tài)。一旦激活了遞增信號(hào)CNT_UP，則地址計(jì)數(shù)器200在每次內(nèi)部時(shí)鐘信號(hào)INT_nRE從高電平轉(zhuǎn)換為低電平的時(shí)候都依次生成列地址(A1、A2、...等等)。以下述方式提供列地址以預(yù)定單位依次選擇頁(yè)面緩沖器電路160的頁(yè)面緩沖器。
在內(nèi)部時(shí)鐘信號(hào)INT_nRE的從高到低的轉(zhuǎn)換(第三個(gè)周期)期間，第一時(shí)鐘生成電路280檢測(cè)在激活時(shí)鐘使能信號(hào)DLL_EN之后是否生成了相對(duì)于輸入時(shí)鐘具有零相位差的緩沖器時(shí)鐘信號(hào)。在生成這樣的信號(hào)的情況下，第一時(shí)鐘生成電路280將鎖定標(biāo)記信號(hào)F_LOCK激活到高狀態(tài)。當(dāng)激活鎖定標(biāo)記信號(hào)F_LOCK時(shí)，緩沖器時(shí)鐘控制電路260將選擇信號(hào)MUX_SEL激活到高狀態(tài)。這可以允許通過(guò)選擇電路320將第一時(shí)鐘生成電路的輸出傳送到數(shù)據(jù)輸出緩沖器電路340。通過(guò)圖7中所示的鎖定標(biāo)記信號(hào)F_LOCK的激活，標(biāo)記信號(hào)F_LONG被持續(xù)維持在低電平的非激活狀態(tài)中。
數(shù)據(jù)輸出緩沖器電路340可以與選擇器電路320輸出的時(shí)鐘信號(hào)DOUT_CLK(即第一緩沖器時(shí)鐘信號(hào))同步，以依次向數(shù)據(jù)緩沖塊輸出除去第一數(shù)據(jù)D0之外的剩余數(shù)據(jù)(D1、D2、...等等)。此外，存儲(chǔ)器控制器2000可以在經(jīng)過(guò)突發(fā)讀取等待時(shí)間(例如2個(gè)nRE周期時(shí)間)之后的讀取使能信號(hào)nRE的每個(gè)從低到高的轉(zhuǎn)換期間獲取加載到數(shù)據(jù)緩沖塊上的數(shù)據(jù)。
如圖7所示，在讀取使能信號(hào)nRE從高電平轉(zhuǎn)換到低電平并經(jīng)過(guò)預(yù)定的時(shí)間D2之后，數(shù)據(jù)被加載到數(shù)據(jù)緩沖塊上。因此，因?yàn)槿コ藘?nèi)部時(shí)鐘信號(hào)INT_nRE的延遲時(shí)間，所以可以減少讀取使能信號(hào)nRE的周期時(shí)間。因此，可以改進(jìn)本發(fā)明的NAND快閃存儲(chǔ)裝置和包括其的存儲(chǔ)系統(tǒng)的讀取功能。
圖8是解釋根據(jù)所公開(kāi)的可替換的示范性實(shí)施例的快閃存儲(chǔ)裝置的讀取操作的時(shí)序圖。除了下面所述的差異外，圖8中的讀取操作與圖7中的讀取操作相同。
如圖8所示，當(dāng)激活時(shí)鐘使能信號(hào)DLL_EN時(shí)，如果在預(yù)定點(diǎn)(即內(nèi)部時(shí)鐘信號(hào)INT_nRE的第三個(gè)從高到低的轉(zhuǎn)換點(diǎn))沒(méi)有激活鎖定標(biāo)記信號(hào)F_LOCK，則第二時(shí)鐘生成電路300的開(kāi)關(guān)控制器304將作為選擇信號(hào)的標(biāo)記信號(hào)F_LONG激活到高狀態(tài)。這可以允許開(kāi)關(guān)306選擇內(nèi)部時(shí)鐘信號(hào)INT_nRE。同時(shí)，因?yàn)闆](méi)有激活鎖定標(biāo)記信號(hào)F_LOCK，所以選擇信號(hào)MUX_SEL被持續(xù)維持在低電平的非激活狀態(tài)中。因此，選擇電路320將從第二時(shí)鐘生成電路300輸出的緩沖器時(shí)鐘信號(hào)DOUT_PLS施加到數(shù)據(jù)輸出緩沖器電路340。緩沖器時(shí)鐘控制電路260響應(yīng)于鎖定標(biāo)記信號(hào)F_LOCK的激活而去激活時(shí)鐘使能信號(hào)DLL_EN。這可以允許第一緩沖器時(shí)鐘電路280被去激活，使得可以降低不希望的功率消耗。
本公開(kāi)的NAND快閃存儲(chǔ)裝置的突發(fā)讀取等待時(shí)間是可變的。具體而言，可以通過(guò)控制時(shí)鐘使能信號(hào)DLL_EN的激活點(diǎn)而改變所述突發(fā)讀取等待時(shí)間。例如，如圖9所示，緩沖器時(shí)鐘控制電路260的第一信號(hào)生成器261可以被配置為根據(jù)突發(fā)讀取等待值BRL來(lái)確定時(shí)鐘使能信號(hào)DLL_EN的激活點(diǎn)。具體而言，當(dāng)激活數(shù)據(jù)輸出使能信號(hào)DOUT_EN時(shí)，依賴于外部源提供的突發(fā)讀取等待值BRL，緩沖器時(shí)鐘控制電路260的第一信號(hào)生成器261在第i個(gè)周期中(其中，i是具有≥1的整數(shù)值的BRL值)的內(nèi)部時(shí)鐘信號(hào)INT_nRE的從高到低的轉(zhuǎn)換期間激活時(shí)鐘使能信號(hào)DLL_EN。
如上所述，在已經(jīng)經(jīng)過(guò)突發(fā)讀取等待時(shí)間之后，存儲(chǔ)器控制器2000可以從本公開(kāi)的NAND快閃存儲(chǔ)裝置1000中獲取數(shù)據(jù)。然而，在經(jīng)過(guò)了突發(fā)讀取等待時(shí)間之后，可以從讀取使能信號(hào)nRE的每個(gè)周期中去除延遲時(shí)間tD1。因此，突發(fā)讀取等待時(shí)間可以比延遲時(shí)間tD1和獲取數(shù)據(jù)所需的多個(gè)周期的總和略短。所以，對(duì)于存儲(chǔ)器控制器2000來(lái)說(shuō)，可以減少獲取頁(yè)面數(shù)據(jù)所需的時(shí)間。
如上所述，可以通過(guò)去除內(nèi)部時(shí)鐘信號(hào)INT_nRE的延遲時(shí)間tD1來(lái)減少讀取使能信號(hào)nRE的周期時(shí)間。因此，可以改進(jìn)NAND快閃存儲(chǔ)裝置和包括其的存儲(chǔ)系統(tǒng)的讀取操作。
已經(jīng)使用示范性實(shí)施例描述了本發(fā)明，然而，應(yīng)當(dāng)明白，本發(fā)明的范圍并不僅僅限于所公開(kāi)的實(shí)施例。相反，本發(fā)明的范圍意欲涵蓋各種修改和類似的配置。因此，權(quán)利要求書的范圍應(yīng)當(dāng)與最寬的解釋一致，以涵蓋所有這樣的修改和類似配置。
對(duì)相關(guān)申請(qǐng)的交叉引用本申請(qǐng)要求于2005年9月12日提交的韓國(guó)專利申請(qǐng)第2005-84731下的優(yōu)先權(quán)，其主題通過(guò)參照而被合并于此。
權(quán)利要求
1.一種NAND快閃存儲(chǔ)裝置，包括接口塊，用于在讀取操作期間接收外部讀取使能信號(hào)，以輸出內(nèi)部時(shí)鐘信號(hào)；緩沖器時(shí)鐘控制電路，用于響應(yīng)于數(shù)據(jù)輸出使能信號(hào)和內(nèi)部時(shí)鐘信號(hào)而工作；緩沖器時(shí)鐘生成電路，用于接收內(nèi)部時(shí)鐘信號(hào)并根據(jù)緩沖器時(shí)鐘控制電路的控制輸出而生成第一和第二緩沖器時(shí)鐘信號(hào)；數(shù)據(jù)輸出緩沖器電路，用于響應(yīng)于第一和第二緩沖器時(shí)鐘信號(hào)中的一個(gè)而依次輸出所讀取的數(shù)據(jù)，其中，當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，所述緩沖器時(shí)鐘控制電路控制所述緩沖器時(shí)鐘生成電路生成具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)。
2.根據(jù)權(quán)利要求1所述的NAND快閃存儲(chǔ)裝置，其中，所述數(shù)據(jù)輸出緩沖器電路與第二緩沖器時(shí)鐘信號(hào)同步，以向數(shù)據(jù)緩沖塊輸出數(shù)據(jù)。
3.根據(jù)權(quán)利要求1所述的NAND快閃存儲(chǔ)裝置，其中，當(dāng)生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)時(shí)，緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路將內(nèi)部時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
4.根據(jù)權(quán)利要求1所述的NAND快閃存儲(chǔ)裝置，其中，當(dāng)沒(méi)有生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)時(shí)，緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路，使得將作為第二緩沖器時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
5.根據(jù)權(quán)利要求1所述的NAND快閃存儲(chǔ)裝置，其中，緩沖器時(shí)鐘生成電路響應(yīng)于內(nèi)部時(shí)鐘信號(hào)的第一個(gè)從高到低的轉(zhuǎn)換而激活時(shí)鐘使能信號(hào)。
6.根據(jù)權(quán)利要求5所述的NAND快閃存儲(chǔ)裝置，其中，所述緩沖器時(shí)鐘生成電路包括第一時(shí)鐘生成器，響應(yīng)于時(shí)鐘使能信號(hào)生成第一緩沖器時(shí)鐘信號(hào)，并生成指示是否生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)的鎖定標(biāo)記信號(hào)；第二時(shí)鐘生成器，響應(yīng)于數(shù)據(jù)輸出使能信號(hào)、內(nèi)部時(shí)鐘信號(hào)和鎖定標(biāo)記信號(hào)生成第二緩沖器時(shí)鐘信號(hào)；以及選擇器，根據(jù)緩沖器時(shí)鐘控制電路的控制輸出，傳遞第一緩沖器時(shí)鐘信號(hào)和第二緩沖器時(shí)鐘信號(hào)中的一個(gè)。
7.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，在生成鎖定標(biāo)記信號(hào)之前，緩沖器時(shí)鐘控制電路控制選擇器將具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
8.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，當(dāng)生成鎖定標(biāo)記信號(hào)時(shí)，緩沖器時(shí)鐘控制電路控制選擇器將第一緩沖器時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
9.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，在沒(méi)有生成鎖定標(biāo)記信號(hào)且經(jīng)過(guò)突發(fā)讀取等待時(shí)間之后，緩沖器時(shí)鐘控制電路控制數(shù)據(jù)輸出緩沖器電路將作為第二緩沖器時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
10.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，當(dāng)沒(méi)有生成鎖定標(biāo)記信號(hào)時(shí)，緩沖器時(shí)鐘控制電路去激活時(shí)鐘使能信號(hào)，以去激活第一緩沖器時(shí)鐘生成器。
11.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，通過(guò)改變時(shí)鐘使能信號(hào)的激活時(shí)間而改變突發(fā)讀取等待時(shí)間。
12.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，所述第一時(shí)鐘生成電路包括延遲同步環(huán)電路。
13.根據(jù)權(quán)利要求6所述的NAND快閃存儲(chǔ)裝置，其中，在激活時(shí)鐘使能信號(hào)之后，緩沖器時(shí)鐘控制電路響應(yīng)于內(nèi)部時(shí)鐘信號(hào)的第一個(gè)從高到低的轉(zhuǎn)換而生成遞增控制信號(hào)。
14.根據(jù)權(quán)利要求13所述的NAND快閃存儲(chǔ)裝置，還包括地址計(jì)數(shù)器，用于在讀取操作期間接收外部地址，以依次生成一個(gè)或多個(gè)內(nèi)部地址，其中，所述地址計(jì)數(shù)器與內(nèi)部時(shí)鐘信號(hào)同步，以當(dāng)激活遞增控制信號(hào)時(shí)，依次生成一個(gè)或多個(gè)內(nèi)部地址。
15.根據(jù)權(quán)利要求14所述的NAND快閃存儲(chǔ)裝置，還包括頁(yè)面緩沖器電路，從存儲(chǔ)器單元陣列中讀取頁(yè)面數(shù)據(jù)；以及列選擇電路，響應(yīng)于從地址計(jì)數(shù)器輸出的內(nèi)部地址，以預(yù)定單位選擇頁(yè)面緩沖器電路的頁(yè)面數(shù)據(jù)，并將所選擇的數(shù)據(jù)作為讀取數(shù)據(jù)輸出到數(shù)據(jù)輸出緩沖器電路中。
16.一種存儲(chǔ)系統(tǒng)，包括NAND快閃存儲(chǔ)裝置；以及存儲(chǔ)器控制器，用于在讀取操作期間向NAND快閃存儲(chǔ)裝置輸出讀取使能信號(hào)，并在經(jīng)過(guò)了突發(fā)等待時(shí)間之后從NAND快閃存儲(chǔ)裝置中獲取數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的存儲(chǔ)系統(tǒng)，其中，所述NAND快閃存儲(chǔ)裝置包括接口塊，用于接收讀取使能信號(hào)，以輸出內(nèi)部時(shí)鐘信號(hào)；緩沖器時(shí)鐘控制電路，用于響應(yīng)于數(shù)據(jù)輸出使能信號(hào)和內(nèi)部時(shí)鐘信號(hào)而工作；緩沖器時(shí)鐘生成電路，用于接收內(nèi)部時(shí)鐘信號(hào)并根據(jù)緩沖器時(shí)鐘控制電路的控制輸出而生成第一和第二緩沖器時(shí)鐘信號(hào)；以及數(shù)據(jù)輸出緩沖器電路，用于響應(yīng)于第一和第二緩沖器時(shí)鐘信號(hào)中的一個(gè)而依次輸出所讀取的數(shù)據(jù)。
18.根據(jù)權(quán)利要求17所述的存儲(chǔ)系統(tǒng)，其中，當(dāng)激活數(shù)據(jù)輸出使能信號(hào)時(shí)，所述緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路以生成具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)，并且其中，在輸入讀取使能信號(hào)并經(jīng)過(guò)了突發(fā)讀取等待時(shí)間之后，所述緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)。
19.根據(jù)權(quán)利要求18所述的存儲(chǔ)系統(tǒng)，其中，所述數(shù)據(jù)輸出緩沖器電路與第二緩沖器時(shí)鐘信號(hào)同步，以向數(shù)據(jù)緩沖塊輸出數(shù)據(jù)。
20.根據(jù)權(quán)利要求18所述的存儲(chǔ)系統(tǒng)，其中，當(dāng)生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)時(shí)，緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路將第一緩沖器時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
21.根據(jù)權(quán)利要求18所述的存儲(chǔ)系統(tǒng)，其中，當(dāng)沒(méi)有生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)時(shí)，緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路以將作為第二緩沖器時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
22.一種NAND快閃存儲(chǔ)裝置，包括接口塊，用于在讀取操作期間接收外部讀取使能信號(hào)，以輸出內(nèi)部時(shí)鐘信號(hào)；緩沖器時(shí)鐘控制電路，用于當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，響應(yīng)于內(nèi)部時(shí)鐘信號(hào)的第一個(gè)從高到低的轉(zhuǎn)換而激活時(shí)鐘使能信號(hào)；第一時(shí)鐘生成器，用于響應(yīng)于時(shí)鐘使能信號(hào)生成第一緩沖器時(shí)鐘信號(hào)以及指示第一時(shí)鐘信號(hào)相對(duì)于內(nèi)部時(shí)鐘信號(hào)是否具有零相位差的鎖定標(biāo)記信號(hào)；第二時(shí)鐘生成器，用于響應(yīng)于數(shù)據(jù)輸出使能信號(hào)、內(nèi)部時(shí)鐘信號(hào)和鎖定標(biāo)記信號(hào)而生成第二緩沖器時(shí)鐘信號(hào)；選擇電路，用于根據(jù)緩沖器時(shí)鐘控制電路的控制輸出而從第一緩沖器時(shí)鐘信號(hào)和第二緩沖器時(shí)鐘信號(hào)中選擇一個(gè)；以及數(shù)據(jù)輸出緩沖器電路，用于響應(yīng)于選擇電路選擇的緩沖器時(shí)鐘信號(hào)而依次輸出所讀取的數(shù)據(jù)，其中，當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，所述第二緩沖器時(shí)鐘生成電路生成具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)，并且其中，在輸入外部讀取使能信號(hào)并經(jīng)過(guò)突發(fā)讀取等待時(shí)間之后，所述第一緩沖器時(shí)鐘生成電路生成相對(duì)于內(nèi)部時(shí)鐘信號(hào)具有零相位差的第一緩沖器時(shí)鐘信號(hào)。
23.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，在生成鎖定標(biāo)記信號(hào)之前，所述緩沖器時(shí)鐘控制電路控制選擇電路將具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
24.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，當(dāng)生成鎖定標(biāo)記信號(hào)時(shí)，所述緩沖器時(shí)鐘控制電路控制選擇電路將第一緩沖器時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
25.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，在沒(méi)有生成鎖定標(biāo)記信號(hào)且經(jīng)過(guò)了突發(fā)等待時(shí)間之后，所述緩沖器時(shí)鐘控制電路控制選擇電路將作為第二緩沖器時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘信號(hào)傳遞到數(shù)據(jù)輸出緩沖器電路。
26.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，當(dāng)沒(méi)有生成鎖定標(biāo)記信號(hào)時(shí)，所述緩沖器時(shí)鐘控制電路去激活時(shí)鐘使能信號(hào)，以去激活第一緩沖器時(shí)鐘生成器。
27.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，通過(guò)改變時(shí)鐘使能信號(hào)的激活時(shí)間而改變突發(fā)讀取等待時(shí)間。
28.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，所述第一緩沖器時(shí)鐘生成電路包括延遲同步環(huán)電路。
29.根據(jù)權(quán)利要求22所述的NAND快閃存儲(chǔ)裝置，其中，在激活時(shí)鐘使能信號(hào)之后，緩沖器時(shí)鐘控制電路響應(yīng)于內(nèi)部時(shí)鐘信號(hào)的第一個(gè)從高到低的轉(zhuǎn)換而生成遞增控制信號(hào)。
30.根據(jù)權(quán)利要求29所述的NAND快閃存儲(chǔ)裝置，還包括地址計(jì)數(shù)器，用于在讀取操作期間接收外部地址，以依次生成一個(gè)或多個(gè)內(nèi)部地址，其中，所述地址計(jì)數(shù)器與內(nèi)部時(shí)鐘信號(hào)同步，以當(dāng)激活遞增控制信號(hào)時(shí)，依次生成一個(gè)或多個(gè)內(nèi)部地址。
31.根據(jù)權(quán)利要求30所述的NAND快閃存儲(chǔ)裝置，還包括頁(yè)面緩沖器電路，從存儲(chǔ)器單元陣列中進(jìn)行讀??；以及列選擇電路，響應(yīng)于從地址計(jì)數(shù)器輸出的內(nèi)部地址，以預(yù)定單位選擇頁(yè)面緩沖器電路的頁(yè)面數(shù)據(jù)，并將所選擇的數(shù)據(jù)作為讀取數(shù)據(jù)輸出到數(shù)據(jù)輸出緩沖器電路中。
全文摘要
一種NAND快閃存儲(chǔ)裝置，可以包括接口塊，用于在讀取操作期間接收外部讀取使能信號(hào)，以輸出內(nèi)部時(shí)鐘信號(hào)。該NAND快閃存儲(chǔ)裝置也可以包括緩沖器時(shí)鐘控制電路，用于響應(yīng)于數(shù)據(jù)輸出使能信號(hào)和內(nèi)部時(shí)鐘信號(hào)而工作。該NAND快閃存儲(chǔ)裝置還可以包括緩沖器時(shí)鐘生成電路，用于接收內(nèi)部時(shí)鐘信號(hào)并根據(jù)緩沖器時(shí)鐘控制電路的控制輸出而生成第一和第二緩沖器時(shí)鐘信號(hào)。該NAND快閃存儲(chǔ)裝置還可以包括數(shù)據(jù)輸出緩沖器電路，用于響應(yīng)于第一和第二緩沖器時(shí)鐘信號(hào)中的一個(gè)而依次輸出所讀取的數(shù)據(jù)，其中，當(dāng)數(shù)據(jù)輸出使能信號(hào)被激活時(shí)，所述緩沖器時(shí)鐘控制電路控制緩沖器時(shí)鐘生成電路生成具有單個(gè)脈沖的第二緩沖器時(shí)鐘信號(hào)。
文檔編號(hào)G11C16/32GK1933028SQ20061015153
公開(kāi)日2007年3月21日 申請(qǐng)日期2006年9月11日 優(yōu)先權(quán)日2005年9月12日
發(fā)明者黃相元 申請(qǐng)人:三星電子株式會(huì)社