快閃存儲器和快閃存儲器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制作領(lǐng)域技術(shù)，特別涉及快閃存儲器及快閃存儲器的制造方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制程技術(shù)的發(fā)展，在存儲裝置方面已開發(fā)出存取速度較快的快閃存儲器(flash memory)?？扉W存儲器具有可多次進(jìn)行信息的存入、讀取和擦除等動作，且存入的信息在斷電后也不會消失的特性，因此，快閃存儲器已成為個人電腦和電子設(shè)備所廣泛采用的一種非易失性存儲器。其中，快閃存儲器根據(jù)陣列結(jié)構(gòu)的不同，主要分與非門快閃存儲器和或非門快閃存儲器，由于與非門快閃存儲器比或非門快閃存儲器的集成度高，所以與非門快閃存儲器具有更廣的應(yīng)用范圍。
[0003]典型的與非門快閃存儲器以摻雜的多晶硅作為浮動?xùn)艠O(floating gate)和控制柵極(control gate);其中，控制柵極形成于浮動?xùn)艠O上，且通過柵間介質(zhì)層相隔；浮動?xùn)判纬捎谝r底上，通過一層隧穿介質(zhì)層(tunnel oxide)相隔。當(dāng)對快閃存儲器進(jìn)行信息的寫入操作時，通過在控制柵極與源區(qū)/漏區(qū)施加偏壓，使電子注入浮動?xùn)艠O中；在讀取快閃存儲器信息時，在控制柵極施加一工作電壓，此時浮動?xùn)艠O的帶電狀態(tài)會影響其下方溝道(channel)的開/關(guān)，而此溝道的開/關(guān)即為判斷信息值O或I的依據(jù)；當(dāng)快閃存儲器在擦除信息時，將襯底、源區(qū)、漏區(qū)或控制柵極的相對電位提高，并利用隧穿效應(yīng)使電子由浮動?xùn)艠O穿過隧穿介質(zhì)層而進(jìn)入襯底、源區(qū)或漏區(qū)中，或是穿過柵間介質(zhì)層而進(jìn)入控制柵極中。
[0004]快閃存儲器的工作電壓、讀取及擦除的速率與浮動?xùn)艠O和控制柵極間的耦合率(coupling rat1)有關(guān)。稱合率是指施加于控制柵極上的電壓稱合至浮動?xùn)艠O的參數(shù)。對于快閃存儲器儲器而言，耦合率越大，操作快閃存儲器所需要的工作電壓越低，讀取以及擦除的速率越高，且快閃存儲器的功耗越低。
[0005]因此研究具有高耦合率的快閃存儲器是當(dāng)前亟需解決的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明解決的問題是提供一種優(yōu)化的快閃存儲器和快閃存儲器的制造方法，提高快閃存儲器的耦合率，減小快閃存儲器的工作電壓和功耗。
[0007]為解決上述問題，本發(fā)明提供一種快閃存儲器的制造方法，包括:提供半導(dǎo)體襯底，所述半導(dǎo)體襯底表面形成有隧穿介質(zhì)層、位于隧穿介質(zhì)層表面的浮柵導(dǎo)電層以及位于浮柵導(dǎo)電層表面的掩膜層；圖形化所述掩膜層，以圖形化的掩膜層為掩膜，依次刻蝕浮柵導(dǎo)電層、隧穿介質(zhì)層和部分厚度的半導(dǎo)體襯底，形成溝槽；形成填充滿所述溝槽的隔離層；去除所述掩膜層；在所述浮柵導(dǎo)電層表面形成側(cè)墻，所述側(cè)墻位于隔離層側(cè)壁，且所述側(cè)墻暴露出浮柵導(dǎo)電層部分表面；以所述側(cè)墻為掩膜，刻蝕去除部分厚度的浮柵導(dǎo)電層，在浮柵導(dǎo)電層中形成凹槽；去除所述側(cè)墻；形成柵間介質(zhì)層，且所述柵間介質(zhì)層覆蓋隔離層和具有凹槽的浮柵導(dǎo)電層表面；在所述柵間介質(zhì)層表面形成控制柵導(dǎo)電層，且所述控制柵導(dǎo)電層填充滿所述凹槽。
[0008]可選的，所述側(cè)墻的材料為氮化硅。
[0009]可選的，所述側(cè)墻的形成過程為:形成覆蓋浮柵導(dǎo)電層的側(cè)墻膜；對所述側(cè)墻膜進(jìn)行回刻蝕工藝，形成位于浮柵導(dǎo)電層表面的側(cè)墻，且所述側(cè)墻位于隔離層側(cè)壁。
[0010]可選的，采用干法刻蝕進(jìn)行所述回刻蝕工藝，所述干法刻蝕的具體工藝參數(shù)為:刻蝕氣體包括CF4XHF3和Ar，CHF3流量為65sccm至200sccm，CF4的流量為30sccm至50sccm，Ar的流量為50sccm至70sccm,腔室壓強為O毫托至5毫托，電源功率為200瓦至1000瓦，偏置電壓為200V至1000V。
[0011]可選的，采用干法刻蝕工藝刻蝕去除部分厚度的浮柵導(dǎo)電層。
[0012]可選的，所述干法刻蝕工藝的具體工藝參數(shù)為:刻蝕氣體為CF4、CHF3> CH2F2, CH3F,C4F8或C5F8中的一種或幾種，刻蝕氣體流量為lOOsccm至500sCCm，腔室壓強為O毫托至10毫托，電源功率為200瓦至1000瓦，偏置電壓為O伏至1000伏。
[0013]可選的，在形成所述浮柵導(dǎo)電層之后，還包括步驟:去除部分厚度的隔離層，暴露出浮柵導(dǎo)電層的側(cè)壁。
[0014]可選的，去除部分厚度的隔離層，且隔離層頂部高于隧穿介質(zhì)層上表面。
[0015]可選的，去除部分厚度的隔離層的工藝為干法刻蝕或濕法刻蝕。
[0016]可選的，采用濕法刻蝕工藝去除部分厚度的隔離層時，所述濕法刻蝕工藝的刻蝕液體為稀釋的氫氟酸。
[0017]可選的，所述隧穿介質(zhì)層的材料為氧化硅。
[0018]可選的，所述浮柵導(dǎo)電層或控制柵導(dǎo)電層的材料為多晶硅。
[0019]可選的，所述柵間介質(zhì)層為氧化物層、氮化物層和氧化物層的疊層結(jié)構(gòu)。
[0020]可選的，所述隔離層的材料為氧化硅。
[0021]本發(fā)明還提供一種快閃存儲器，包括:半導(dǎo)體襯底；隔離層，所述隔離層位于半導(dǎo)體襯底內(nèi)且高于半導(dǎo)體襯底表面；隧穿介質(zhì)層，所述隧穿介質(zhì)層位于半導(dǎo)體襯底表面，且所述隧穿介質(zhì)層位于相鄰隔離層之間；浮柵導(dǎo)電層，所述浮柵導(dǎo)電層位于隧穿介質(zhì)層表面，且靠近隔離層區(qū)域的浮柵導(dǎo)電層具有第一厚度，遠(yuǎn)離隔離層區(qū)域的浮柵導(dǎo)電層具有第二厚度，且所述第一厚度大于第二厚度；柵間介質(zhì)層，所述柵間介質(zhì)層位于隔離層和浮柵導(dǎo)電層表面；控制柵導(dǎo)電層，所述控制柵導(dǎo)電層位于柵間介質(zhì)層表面。
[0022]可選的，所述隔離層頂部高于隧穿介質(zhì)層上表面。
[0023]可選的，所述浮柵導(dǎo)電層或控制柵導(dǎo)電層的材料為多晶硅。
[0024]可選的，所述隧穿介質(zhì)層的材料為氧化硅。
[0025]可選的，所述隔離層的材料為氧化硅。
[0026]可選的，所述柵間介質(zhì)層的材料為氧化物層、氮化物層和氧化物層的疊層結(jié)構(gòu)。
[0027]與現(xiàn)有技術(shù)相比，本發(fā)明提供的快閃存儲器的制造方法的技術(shù)方案具有以下優(yōu)占-
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[0028]本發(fā)明實施例中，在形成浮柵導(dǎo)電層后，刻蝕去除部分厚度的浮柵導(dǎo)電層，在浮柵導(dǎo)電層中形成凹槽，所述浮柵導(dǎo)電層具有遠(yuǎn)離隔離層的內(nèi)側(cè)壁(即凹槽的側(cè)壁)，后續(xù)形成位于浮柵導(dǎo)電層表面的柵間介質(zhì)層以及位于柵間介質(zhì)層表面的浮柵導(dǎo)電層；與直接在不具有凹槽的浮柵導(dǎo)電層表面依次形成柵間介質(zhì)層和控制柵導(dǎo)電層相比較，本實施例中浮柵導(dǎo)電層和控制柵導(dǎo)電層之間的重疊面積增加了，增加的面積為浮柵導(dǎo)電層的內(nèi)側(cè)壁面積；由于快閃存儲器的耦合率與浮柵導(dǎo)電層和控制柵導(dǎo)電層重疊面積成正比，因此本實施例中快閃存儲器的耦合率顯著提高，有利于降低快閃存儲器的工作電壓和功耗，優(yōu)化快閃存儲器的電學(xué)性能。
[0029]同時，本實施例中，采用了特殊的工藝形成凹槽，具體的，采用側(cè)墻作為掩膜，刻蝕去除部分厚度的浮柵導(dǎo)電層，在浮柵導(dǎo)電層中形成凹槽；首先，側(cè)墻的寬度可以做的很小，則本實施例中形成的凹槽的寬度較大，避免由于凹槽寬度過小造成柵間介質(zhì)層填充滿凹槽，而本實施例中在形成柵間介質(zhì)層后，所述凹槽未被填充滿，后續(xù)形成控制柵導(dǎo)電層后，可以有效的增加浮柵導(dǎo)電層和控制柵導(dǎo)電層之間的重疊面積。其次，由于形成的凹槽寬度較大，后續(xù)在凹槽內(nèi)形成柵間介質(zhì)層和控制柵導(dǎo)電層的工藝較簡單。再次，所述側(cè)墻的寬度和位置可以通過工藝控制，因此本實施例可以精確得到所需暴露出的浮柵導(dǎo)電層的部分表面，避免出現(xiàn)工藝偏差。
[0030]進(jìn)一步，本實施例中，在形成浮柵導(dǎo)電層后，去除部分厚度的隔離層，暴露出浮柵導(dǎo)電層的外側(cè)壁，所述外側(cè)壁為浮柵導(dǎo)電層靠近隔離層的側(cè)壁，則所述暴露出的側(cè)壁面積也為浮柵導(dǎo)電層和控制柵導(dǎo)電層的重疊面積；因此浮柵導(dǎo)電層和控制柵導(dǎo)電層的重疊面積得到進(jìn)一步增加，因而進(jìn)一步增加了耦合率，從而進(jìn)一步降低快閃存儲器的工作電壓和功耗，進(jìn)一步優(yōu)化快閃存儲器的電學(xué)性能。
[0031]與現(xiàn)有技術(shù)相比，本發(fā)明提供的快閃存儲器的技術(shù)方案具有以下優(yōu)點:
[0032]本發(fā)明實施例中，采用了性能優(yōu)越的快閃存儲器結(jié)構(gòu)，靠近隔離層區(qū)域的浮柵導(dǎo)電層具有第一厚度，遠(yuǎn)離隔離層區(qū)域的浮柵導(dǎo)電層具有第二厚度，且所述第一厚度大于第二厚度；所述第一厚度大于第二厚度，使得浮柵導(dǎo)電層具有凹陷的內(nèi)側(cè)壁，所述內(nèi)側(cè)壁面積也為浮柵導(dǎo)電層和控制柵導(dǎo)電層重疊面積的一部分；與浮柵導(dǎo)電層的各區(qū)域厚度一致相t匕，本實施例的浮柵導(dǎo)電層和控制柵導(dǎo)電層的重疊面積增加了，從而增加了浮柵導(dǎo)電層和控制柵導(dǎo)電層之間的電容，提高快閃存儲器的耦合率，降低工作電壓和功耗，優(yōu)化快閃存儲器的電學(xué)性能。
[0033]進(jìn)一步，本發(fā)明實施例中，所述隔離層頂部高于隧穿介質(zhì)層上表面，暴露出浮柵導(dǎo)電層靠近隔離層區(qū)域的側(cè)壁，則所述暴露出的側(cè)壁面積也為浮柵導(dǎo)電層和控制柵導(dǎo)電層的重疊面積，進(jìn)一步增加了浮柵導(dǎo)電層和控制柵導(dǎo)電層的重疊面積，從而進(jìn)一步提高快閃存儲器的耦合率，降低快閃存儲器的工作電壓和功耗，獲得更優(yōu)異的性能。
【附圖說明】
[0034]圖1為現(xiàn)有技術(shù)制作快閃存儲器的流程示意圖；
[0035]圖2為快閃存儲器單元的等效電路圖；
[0036]圖3本發(fā)明一實施例制作的快閃存儲器的剖面結(jié)構(gòu)示意圖；
[0037]圖4至圖13為本發(fā)明另一實施例快閃存儲器制作過程的剖面結(jié)構(gòu)示意圖。
【具體實施方式】
[0038]由【背景技術(shù)】可知，為了獲得低工作電壓和低功耗，需要提高快閃存儲器的耦合率。
[0039]為解決上述問題，針對現(xiàn)有技術(shù)快閃存儲器的制造方法進(jìn)行研究，發(fā)現(xiàn)快閃存儲器的制作工藝包括如下步驟，請參考圖1:步驟S1、提供半導(dǎo)體襯底，所述半導(dǎo)體襯底內(nèi)形成有淺溝槽隔離結(jié)構(gòu)；步驟S2、形成隧穿介質(zhì)層，所述隧穿