專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有連接到被保護(hù)的元件或電路(被保護(hù)電路)以消除輸入噪聲的保 護(hù)元件的半導(dǎo)體集成電路。
背景技術(shù)：
—些半導(dǎo)體集成電路具有保護(hù)元件，其適于執(zhí)行靜電放電(ESD)以防止內(nèi)電路遭 受從外部端子進(jìn)入電路的靜電。 在連接至內(nèi)電路的兩條配線之間連接ESD保護(hù)元件。例如，這兩條配線中的一條 是電源電壓VDD的供給線(下文稱(chēng)作VDD線)或參考電壓VSS(例如，GND電壓)的供給線 (下文稱(chēng)作VSS線)。這兩條配線中的另一條是信號(hào)線。另一方面，在VDD和VSS線之間可 以連接電源線放電元件( 一種ESD保護(hù)元件)，以通過(guò)使VDD線的電荷向VSS線放電而確保 可靠的ESD保護(hù)。 閘晶管可以用作ESD保護(hù)元件(例如，參考Chih-Yao Huang等，"用于串 行I/O IC的ESD保護(hù)和閂鎖預(yù)防的最優(yōu)化設(shè)計(jì)"，Microelectronics Reliability 44(2004)213-221)。 —些ESD保護(hù)元件具有單個(gè)或多個(gè)連接在兩條配線之間以面向相同方向的二極 管。這種保護(hù)元件將在下文被稱(chēng)作"單向二極管保護(hù)元件"。 例如，如果單向二極管保護(hù)元件連接在在VDD線和信號(hào)線之間，其連接方向?yàn)楫?dāng) 信號(hào)線外加的電壓高于VDD線電壓時(shí)而導(dǎo)通。另一方面，如果單向二極管保護(hù)元件連接在 VSS線和信號(hào)線之間，其連接方向?yàn)橐孕盘?hào)線的外加電壓低于VSS線電壓時(shí)而導(dǎo)通。
—些ESD保護(hù)元件使用在兩條配線之間設(shè)置的GGMOS(柵極接地的MOSFET)(例 如，參考日本專(zhuān)利第3327060號(hào))。GGMOS與構(gòu)成內(nèi)電路的MOSFET同時(shí)形成。
GGMOS保護(hù)元件是柵極和源極短路的所謂二極管連接型晶體管。因此，這種保護(hù)元 件不得不以與二極管同樣的合適取向而被連接。GGMOS保護(hù)元件以與上述的單向二極管保 護(hù)元件相同的取向在兩條配線間被連接。

發(fā)明內(nèi)容
閘晶管在導(dǎo)通時(shí)阻抗低，使它適于通過(guò)大電流。然而，它具有高觸發(fā)電壓，使得難
以調(diào)節(jié)觸發(fā)電壓。結(jié)果，在低耐壓的內(nèi)電路中使用閘晶管可能在閘晶管導(dǎo)通前損壞內(nèi)電路。 例如，GGMOS和單向二極管保護(hù)元件不適用于其信號(hào)電位由于信號(hào)DC電平的顯著 的波動(dòng)而可能超過(guò)VDD電位或低于VSS電位的信號(hào)線。原因是當(dāng)提供超過(guò)VDD電位或低于 VSS電位的電位時(shí)，這些保護(hù)元件將輸入電位限制(clip)在VDD或VSS水平。這導(dǎo)致具有
4這種波形的信號(hào)失真。 此外，GGM0S保護(hù)元件可能由于它的寄生電容大而不能追蹤高頻信號(hào)輸入，從而導(dǎo) 致信號(hào)衰減。 本發(fā)明實(shí)施例的目標(biāo)是提供具有保護(hù)元件的半導(dǎo)體集成電路，其中，保護(hù)元件具 有能防止或抑制信號(hào)波失真的小的寄生電容。 根據(jù)本發(fā)明第一模式的半導(dǎo)體集成電路包括被保護(hù)電路和保護(hù)元件。保護(hù)元件與 被保護(hù)電路在同一半導(dǎo)體襯底上形成以保護(hù)被保護(hù)電路。 保護(hù)元件包括兩個(gè)二極管。這兩個(gè)二極管的陽(yáng)極連接在一起以形成浮動(dòng)節(jié) 點(diǎn)。這兩個(gè)二極管的陰極連接到被保護(hù)電路。這兩個(gè)二極管在半導(dǎo)體襯底的阱中阱 (well-in-well)結(jié)構(gòu)中形成。 阱中阱結(jié)構(gòu)包括形成浮柵的P型阱、N型阱和第一N型區(qū)域。N型阱通過(guò)襯底深部 側(cè)環(huán)繞P型阱的除了在襯底前側(cè)(front side，正面)之外的表面，這樣形成其中一個(gè)二極 管的陰極。第一 N型區(qū)域在P型阱中形成，形成另一個(gè)二極管的陰極。
根據(jù)本發(fā)明第二模式的半導(dǎo)體集成電路包括信號(hào)輸入端子和至少一個(gè)保護(hù)元件。 輸入信號(hào)加到信號(hào)輸入端子。保護(hù)元件連接在電源電壓和參考電壓的電壓供給端子中的至少 一個(gè)和輸入端子之間。半導(dǎo)體集成電路還包括經(jīng)由耦合電容連接到輸入端子的被保護(hù)電路。
被保護(hù)電路和保護(hù)元件形成在同一半導(dǎo)體襯底上。 保護(hù)元件包括兩個(gè)二極管。這兩個(gè)二極管的陽(yáng)極連接在一起以形成浮動(dòng)節(jié)點(diǎn)。這 兩個(gè)二極管的陰極連接到被保護(hù)電路。 這兩個(gè)二極管在半導(dǎo)體襯底的阱中阱結(jié)構(gòu)中形成。 阱中阱結(jié)構(gòu)包括形成浮柵的P型阱、N型阱和第一 N型區(qū)域。N型阱利用襯底深部 側(cè)環(huán)繞除了在襯底前側(cè)之外的P型阱的表面，這樣形成一個(gè)二極管的陰極。第一 N型區(qū)域 在P型阱中形成，形成另一個(gè)二極管的陰極。 在上述根據(jù)本發(fā)明實(shí)施例的結(jié)構(gòu)中，以?xún)蓚€(gè)二極管的陽(yáng)極連接在一起形成的所謂 背靠背(back-to-back)結(jié)構(gòu)連接的二極管形成保護(hù)元件。因此，保護(hù)元件在電容上等效于 串聯(lián)連接的兩個(gè)PN結(jié)的電容。結(jié)果，這個(gè)保護(hù)元件的電容顯著小于柵電容影響輸入信號(hào)的 GGM0S和其它類(lèi)型的保護(hù)元件的電容。 在電源電壓和參考電壓的電壓供給端子中的至少一個(gè)與被保護(hù)電路的輸入端子 之間連接保護(hù)元件，例如，如第二模式那樣。 在第一和第二模式中，兩個(gè)二極管的公共陽(yáng)極形成浮動(dòng)節(jié)點(diǎn)。因此，如果加到保護(hù) 元件的電壓由于電涌而急劇升高，那么公共陽(yáng)極的電位也將急劇升高，依靠公共陽(yáng)極連接 位置的電位導(dǎo)通二極管中的一個(gè)。這導(dǎo)通了 NPN型寄生雙極型晶體管，急劇減小了保護(hù)元 件在此之前的阻抗，并且迅速消除了電涌。 此外，在第二模式中，輸入端子經(jīng)由耦合電容連接到被保護(hù)電路的輸入端。結(jié)果， 來(lái)自輸入端子的電涌直接加到保護(hù)元件。保護(hù)元件是雙向二極管保護(hù)元件。因此，即使在 輸入端子的DC電平變化的情況下，輸入信號(hào)仍然在差不多的大電壓范圍中保持不失真。


圖1是根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的主要組件的配置 圖2是比圖1所示的配置圖更詳細(xì)的包括保護(hù)元件的等效電路的配置圖； 圖3是根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的主要組件的配置圖； 圖4是根據(jù)第三實(shí)施例的半導(dǎo)體集成電路的主要組件的配置圖； 圖5A和圖5B是根據(jù)第四實(shí)施例的半導(dǎo)體集成電路的保護(hù)元件的平面圖和截面
圖； 圖6是圖5A和圖5B所示的發(fā)射極E和集電極C的配置的概要圖(generalized diagram); 圖7A和圖7B是根據(jù)第五實(shí)施例的半導(dǎo)體集成電路的保護(hù)元件的平面圖和截面 圖； 圖8A和圖8B是在圖7A和圖7B的基礎(chǔ)上示出了二極管符號(hào)和連接線的平面圖和 截面圖； 圖9A 圖9C是第五實(shí)施例和其改進(jìn)實(shí)例的保護(hù)元件的等效電路圖； 圖10A和圖10B是第五實(shí)施例中的連接部的放大平面圖和放大截面圖； 圖IIA和圖IIB是第五實(shí)施例中的硅化連接部的放大平面圖和放大截面圖； 圖12A 圖12F是用于形成圖IIA和圖11B所示的結(jié)構(gòu)的制造工藝步驟的截面 圖； 圖13是根據(jù)第六實(shí)施例的半導(dǎo)體集成電路的主要組件的配置圖； 圖14A和圖14B是圖7A和圖7B所示的保護(hù)元件的改進(jìn)實(shí)例(與圖9C相關(guān)聯(lián)的
實(shí)例)的平面圖和截面圖； 圖15A和圖15B是圖5A和圖5B所示的保護(hù)元件的改進(jìn)實(shí)例(與圖9C相關(guān)聯(lián)的 實(shí)例)的平面圖和截面圖； 圖16A和圖16B是圖7A和圖7B所示的二維圖案的改進(jìn)實(shí)例的平面圖和截面圖； 圖17A和圖17B是圖IOA和圖10B所示的二維圖案的改進(jìn)實(shí)例的平面圖和截面 圖； 圖18A和圖18B是圖IIA和圖11B所示的二維圖案的改進(jìn)實(shí)例的平面圖和截面 圖； 圖19是比較實(shí)例1的配置圖；以及 圖20是比較實(shí)例2的配置圖。
具體實(shí)施例方式
本發(fā)明實(shí)施例提供具有保護(hù)元件的半導(dǎo)體集成電路，其中，保護(hù)元件具有用于防 止或抑制信號(hào)波失真的小寄生電容。 下面將描述本發(fā)明的優(yōu)選實(shí)施例。將以下列順序給出描述1.第一實(shí)施例設(shè)置有兩個(gè)保護(hù)元件， 一個(gè)在VDD側(cè)，另一個(gè)在VSS側(cè)2.第二實(shí)施例僅在vss側(cè)設(shè)置保護(hù)元件3.第三實(shí)施例僅在VDD側(cè)設(shè)置保護(hù)元件4.第四實(shí)施例截面結(jié)構(gòu)的實(shí)例1 (M0S柵用作離子注入掩膜)5.第五實(shí)施例截面結(jié)構(gòu)的實(shí)例2 (不使用M0S柵)6.第六實(shí)施例調(diào)諧器電路(應(yīng)用電路的實(shí)例)
6
7.改進(jìn)實(shí)例 8.比較實(shí)例和實(shí)施例的效果 1.第一實(shí)施例 圖l是根據(jù)第一實(shí)施例的半導(dǎo)體集成電路的主要組件的配置圖。圖2示出了由圖 1的配置圖中的等效電路表示的保護(hù)元件。 圖1所示的半導(dǎo)體集成電路1A包括用作"被保護(hù)電路"的內(nèi)電路2和電連接到內(nèi) 電路2的3個(gè)端子。 這里，3個(gè)端子是電源電壓VDD的供給端子(VDD端子H)、I0端子12和參考電壓 VSS的供給端子(VSS端子13)。 電源電壓VDD具有IV 5V的正值。例如，從半導(dǎo)體集成電路1A的外部電源提供
相同的電壓VDD。相同的電壓VDD從VDD端子11經(jīng)由VDD線14加到內(nèi)電路2。 參考電壓VSS是OV的接地電壓。從半導(dǎo)體集成電路1A的外部電源提供相同的電
壓VSS。相同的電壓VSS從VSS端子13經(jīng)由VSS線16加到內(nèi)電路2。 10端子12與連接到內(nèi)電路2的配線15相連接。配線15優(yōu)選為信號(hào)線，更優(yōu)選為
信號(hào)輸入或輸出線。這里，我們假設(shè)配線15是"信號(hào)輸入線"。信號(hào)輸入線將在下文由參考
符號(hào)15a表示。 兩個(gè)保護(hù)元件3相互連接， 一個(gè)連接在配線15和VDD線14之間，另一個(gè)連接在配 線15和VDD線16之間。保護(hù)元件3具有稍后描述的雙向二極管結(jié)構(gòu)。因此，這些元件3 被稱(chēng)作"雙向二極管保護(hù)元件"。 在各個(gè)保護(hù)元件3連接的兩條配線之間存在電位差或在動(dòng)作期間形成電位差。該 電位差加到內(nèi)電路2。保護(hù)元件3各自連接在由于電位差的增大可能損壞內(nèi)電路2的兩條 配線之間。 特別地，信號(hào)輸入線通常經(jīng)由可能被破壞的薄的晶體管柵絕緣膜或其它絕緣膜而 位于電路的導(dǎo)電層附近。結(jié)果，必須防止薄絕緣膜的電擊穿。信號(hào)輸入線15a將在下文被 用作連接到保護(hù)元件3的配線15的實(shí)例。 注意，如果VDD端子、IO端子和VSS端子11、12和13是外部端子，那么這些端子 可以是所謂的在半導(dǎo)體集成電路(芯片)1A上形成的電極板(electrode pad)。此夕卜，相同 的端子11 13可以是其中封裝有半導(dǎo)體集成電路(芯片)1A的產(chǎn)品的外部端子(例如， 外部引線)。 作為選擇，VDD端子、10端子和VSS端子11、 12和13可以被認(rèn)為是在芯片的其它 內(nèi)電路的隨后階段設(shè)置的內(nèi)部端子(節(jié)點(diǎn))。 如圖2所示，每個(gè)保護(hù)元件3包括使其陽(yáng)極對(duì)向地串聯(lián)在一起的兩個(gè)二極管Dl和 D2。這種連接被認(rèn)為是背靠背二極管連接。 在圖2中，構(gòu)成保護(hù)元件3的二極管Dl和D2也分別由寄生電容Cpl和Cp2表示。 寄生電容Cpl和Cp2主要是PN結(jié)電容。因?yàn)榧纳娙軨pl和Cp2主要是兩個(gè)串聯(lián)連接的 PN結(jié)電容，所以其組合電容小。 二極管D1和D2的公共陽(yáng)極(寄生電容Cpl和Cp2之間的連接中點(diǎn))形成"浮柵"。 因此，公共陽(yáng)極不適宜連接到諸如VDD端子、10端子或VSS端子11、12或13等固定電位的 任意部分(端子或配線)。結(jié)果，二極管D1和D2的公共陽(yáng)極維持在電氣浮動(dòng)狀態(tài)。
二極管D1和D2的兩個(gè)陰極中的一個(gè)包括在半導(dǎo)體襯底上形成的N型阱或電氣連 接到N型阱的部分。 公共陽(yáng)極包括由N型阱包圍的P型阱。這里，術(shù)語(yǔ)"由其它阱所包圍的某個(gè)阱"是指 除了半導(dǎo)體襯底前側(cè)以外，所述某個(gè)阱的表面被其它阱包圍。因此，在本實(shí)例中，因?yàn)閺谋?持在襯底電位或其它固定電位的部位確保了電位獨(dú)立性，所以P型阱可以用作浮動(dòng)節(jié)點(diǎn)。
二極管Dl和D2的兩個(gè)陰極中的另一個(gè)包括在P型阱中形成的N型區(qū)域。
圖1中，作為任意的結(jié)構(gòu)，電源保護(hù)電路4連接在VDD線14和VSS線16之間。
當(dāng)電源電壓VDD和參考電壓VSS之間的電位差穩(wěn)定時(shí)，電源保護(hù)電路4保持截止。 例如，當(dāng)電源電壓VDD是IV 5V且參考電壓VSS是0V時(shí)，穩(wěn)定的電位差是IV 5V。然 而，在其間的電位差達(dá)到被認(rèn)為比IV 5V足夠大的水平時(shí)，電源保護(hù)電路4導(dǎo)通。
這里，GGM0S、 SCR(閘晶管)或RC箝位電路可以用作電源保護(hù)電路4。另一方面， 電源保護(hù)電路4 一般經(jīng)由VDD側(cè)和VSS側(cè)的總線阻抗連接到10端子12。
在其它實(shí)施例中將詳細(xì)描述保護(hù)元件3的單獨(dú)的動(dòng)作。相同的元件3由于其二極 管以背靠背的結(jié)構(gòu)連接而可以雙向通過(guò)浪涌電流。 根據(jù)第一實(shí)施例的保護(hù)元件3僅有它自己的小電容。這使內(nèi)電路2的信號(hào)輸入線 15a的負(fù)荷電容降至最低。 此外，即使供給10端子12的信號(hào)的DC電平在從電源電壓VDD到參考電壓VSS的
寬范圍內(nèi)變化，輸入信號(hào)被保護(hù)元件3削減(clip)，因此抑制了波形的失真。 當(dāng)信號(hào)DC電平為電源電壓VDD時(shí)，波形保持不失真的電壓范圍等于或低于通過(guò)向
電源電壓VDD增加二極管D2的反向耐壓而獲得的范圍。另一方面，當(dāng)信號(hào)DC電平為參考
電壓VSS時(shí)，波形保持不失真的電壓范圍等于或高于通過(guò)從參考電壓VSS減去二極管Dl的
反向耐壓而獲得的范圍。 注意，如果需要擴(kuò)大波形保持不失真的電壓范圍，那么可以將所期望數(shù)量的二極 管同方向地串聯(lián)連接到二極管D2和D1中的一個(gè)或兩個(gè)。 此外，如果為信號(hào)輸入線15a設(shè)置兩個(gè)保護(hù)元件3， 一個(gè)在VDD側(cè)，另一個(gè)在VSS
側(cè)，那么不需要電源保護(hù)電路4就能夠保護(hù)內(nèi)電路。這樣就沒(méi)必要考慮VDD和VSS線14和
16的總線阻抗。VDD和VSS線14和16是經(jīng)由電源保護(hù)電路通過(guò)的電涌通路。 然而，注意，該實(shí)施例與稍后描述的僅在一側(cè)設(shè)置保護(hù)元件3的實(shí)施例相比，存在
寄生電容為兩倍大的缺點(diǎn)。 2.第二實(shí)施例 圖3示出根據(jù)第二實(shí)施例的半導(dǎo)體集成電路的主要組件。 與圖1中的一樣，圖3所示的半導(dǎo)體集成電路IB包括作為"被保護(hù)電路"的內(nèi)電 路2、電源保護(hù)電路4、VDD端子H、I0端子12、VSS端子13、VDD線14、配線15(例如，信號(hào) 輸入線15a)以及VSS線16。這里，電源保護(hù)電路4是第一實(shí)施例中的任意組件。然而，在 第二實(shí)施例中期望用到相同的電路4以確保更全面的保護(hù)。 圖3所示的半導(dǎo)體集成電路1B與圖1所示的半導(dǎo)體集成電路1A的區(qū)別在于，即， 保護(hù)元件3連接在配線15和VSS線16之間，而沒(méi)有連接配線15和VDD線14之間。
半導(dǎo)體集成電路1B在所有其它方面與半導(dǎo)體集成電路1A是相同的。
下面將參照?qǐng)D3描述電路動(dòng)作。
這里將保護(hù)元件3的獨(dú)立的動(dòng)作簡(jiǎn)單描述為"能夠雙向通過(guò)浪涌電流"，稍后將在 其它實(shí)施例中給出其詳細(xì)描述。 我們現(xiàn)在假設(shè)對(duì)配線15(下文以信號(hào)輸入線15a為例)施加相對(duì)于VSS線16的 電位(參考電壓VSS)的正電涌或負(fù)電涌。 在這種情況下，保護(hù)元件3的單獨(dú)的動(dòng)作，S卩，適用于以原來(lái)的方式"雙向通過(guò)浪 涌電流"。 相反，我們假設(shè)對(duì)信號(hào)輸入線15a施加相對(duì)于VDD線14的電位(電源電壓VDD) 的正電涌。 這種情況下，電路動(dòng)作包括兩個(gè)步驟。 一個(gè)步驟是對(duì)信號(hào)輸入線15a施加相對(duì)于 VSS線16的電位(參考電壓VSS)的正電涌。另一個(gè)步驟是經(jīng)由電源保護(hù)電路4的通路傳 送浪涌電流。 S卩，浪涌電流從信號(hào)輸入線15a流經(jīng)保護(hù)元件3、 VSS線16以及電源保護(hù)電路4， 到VDD線14和VDD端子11，并最終到達(dá)電路外部。 另一方面，我們假設(shè)對(duì)信號(hào)輸入線15a施加相對(duì)于VDD線14的電位(電源電壓 VDD)的負(fù)電涌。 這種情況下，浪涌電流從VDD線14，流經(jīng)電源保護(hù)電路4、VSS線16、保護(hù)元件3以 及信號(hào)輸入線15a，到10端子12，并最終到達(dá)電路外部。 在第二實(shí)施例中，與第一實(shí)施例相同的優(yōu)點(diǎn)是，保護(hù)元件3提供了小電容。 在第二實(shí)施例中，僅在信號(hào)輸入線15a的一側(cè)(而不是在其兩側(cè))形成保護(hù)元件
3。這使信號(hào)輸入線15a的負(fù)載電容保持在甚至低于第一實(shí)施例的水平。 然而，注意，在參考電壓VSS側(cè)連接的保護(hù)元件3自己可能不能抑制大于電源電壓
VDD的信號(hào)振幅的失真。因此，電源保護(hù)電路4應(yīng)該配置為能夠抑制大于電源電壓VDD的信
號(hào)振幅的失真。 3.第三實(shí)施例 圖4示出根據(jù)第三實(shí)施例的半導(dǎo)體集成電路的主要組件。 與圖1中的一樣，圖4所示的半導(dǎo)體集成電路1C包括作為"被保護(hù)電路"的內(nèi)電 路2、電源保護(hù)電路4、VDD端子H、I0端子12、VSS端子13、VDD線14、配線15(例如，信號(hào) 輸入線15a)以及VSS線16。這里，電源保護(hù)電路4是第一實(shí)施例中的任意組件。然而，在 第三實(shí)施例中期望相同的電路4以確保更全面的保護(hù)。 圖4所示的半導(dǎo)體集成電路1C與圖1所示的半導(dǎo)體集成電路1A的區(qū)別在于，即， 保護(hù)元件3連接在配線15和VDD線14之間，而沒(méi)有連接配線15和VSS線16之間。
半導(dǎo)體集成電路1C在所有其它方面與半導(dǎo)體集成電路1A是相同的。
下面將參照?qǐng)D4描述電路動(dòng)作。 這里將保護(hù)元件3的獨(dú)立的動(dòng)作簡(jiǎn)單描述為"能夠雙向通過(guò)浪涌電流"，稍后將在 其它實(shí)施例中給出其詳細(xì)描述。 我們現(xiàn)在假設(shè)對(duì)配線15(下文以信號(hào)輸入線15a為例)施加相對(duì)于VDD線14的 電位(電源電壓VDD)的正電涌或負(fù)電涌。 在這種情況下，保護(hù)元件的單獨(dú)的動(dòng)作，S卩，適用于以原來(lái)的方式"雙向通過(guò)浪涌 電流"。
相反，我們假設(shè)對(duì)信號(hào)輸入線15a施加相對(duì)于VSS線16的電位(參考電壓VSS) 的正電涌。 這種情況下，電路動(dòng)作包括兩個(gè)步驟。 一個(gè)步驟是對(duì)信號(hào)輸入線15a施加相對(duì)于 VDD線14的電位(電源電壓VDD)的正電涌。另一個(gè)步驟是經(jīng)由電源保護(hù)電路4的通路傳 送浪涌電流。 S卩，浪涌電流從信號(hào)輸入線15a流經(jīng)保護(hù)元件3、 VDD線14以及電源保護(hù)電路4， 到VSS線16和VSS端子13，并最終到達(dá)電路外部。 另一方面，我們假設(shè)對(duì)信號(hào)輸入線15a施加相對(duì)于VSS線16的電位(參考電壓 VSS)的負(fù)電涌。 這種情況下，浪涌電流從VSS線16，流經(jīng)電源保護(hù)電路4、VDD線14、保護(hù)元件3以 及信號(hào)輸入線15a，到10端子12，并最終到達(dá)電路外部。 在第三實(shí)施例中，與第一實(shí)施例相同的優(yōu)點(diǎn)是，保護(hù)元件3提供了小電容。 在第三實(shí)施例中，僅在信號(hào)輸入線15a的一側(cè)(而不是在其兩側(cè))形成保護(hù)元件
3。這使信號(hào)輸入線15a的負(fù)載電容保持在甚至低于第一實(shí)施例中的水平。 然而，注意，在電源電壓VDD側(cè)連接的保護(hù)元件3自己可能不能抑制小于參考電壓
VSS的信號(hào)振幅的失真。因此，電源保護(hù)電路4應(yīng)該配置為能夠抑制小于參考電壓VSS的信
號(hào)振幅的失真。 在第一至第三實(shí)施例中體現(xiàn)的本發(fā)明的特征可以列舉如下 (1)半導(dǎo)體集成電路包括被保護(hù)電路(內(nèi)電路2)和保護(hù)元件3。保護(hù)元件3與被 保護(hù)電路在同一半導(dǎo)體襯底上形成以保護(hù)被保護(hù)電路。 (2)保護(hù)元件3包括兩個(gè)二極管Dl和D2。 二極管Dl和D2的陽(yáng)極連接在一起以 形成浮柵。二極管的陰極連接到被保護(hù)電路。 (3)兩個(gè)二極管Dl和D2在半導(dǎo)體襯底的阱中阱結(jié)構(gòu)中形成。 (4)在第(3)項(xiàng)中描述的阱中阱結(jié)構(gòu)包括在第(2)項(xiàng)中描述的形成浮柵的P型阱、
N型阱以及第一N型區(qū)域。N型阱包圍P型阱，形成一個(gè)二極管的陰極。第一N型區(qū)域在P
型阱中形成，形成另一個(gè)二極管的陰極。 下面給出的實(shí)施例將說(shuō)明比最基本的第一至第三實(shí)施例中的結(jié)構(gòu)更具體的結(jié)構(gòu)。
下面給出的實(shí)施例的共同特征中之一涉及在第一至第三實(shí)施例中僅以文字表述 的阱中阱結(jié)構(gòu)。即，阱中阱結(jié)構(gòu)可以與在半導(dǎo)體集成電路1A 1C中形成的CMOS晶體管 (互補(bǔ)MIS晶體管的實(shí)例)的結(jié)構(gòu)同時(shí)形成。作為同時(shí)形成的結(jié)果或證據(jù)，這兩個(gè)阱中阱結(jié) 構(gòu)除了二維圖案外，具有相同的結(jié)構(gòu)參數(shù)，即，沿著深度方向的雜質(zhì)區(qū)域的相同結(jié)構(gòu)(深度 和雜質(zhì)分布)。
4.第四實(shí)施例 圖5A和圖5B示出根據(jù)第四實(shí)施例的半導(dǎo)體集成電路1D的主要組件的平面圖和 截面圖。圖5A和圖5B示出了圖1或圖3所示的在VSS線16和配線15之間連接的的保護(hù) 元件3。 VDD側(cè)的保護(hù)元件3除了一些配線類(lèi)型不同外基本上相同。
下面將參照?qǐng)D5A和圖5B描述根據(jù)第四實(shí)施例的元件結(jié)構(gòu)。 在P型半導(dǎo)體襯底(P-Sub)20中形成N型阱21。在N型阱21中形成P型阱22。 由N型阱21包圍P型阱22。
10
在具有以上述方式形成的阱中阱結(jié)構(gòu)的半導(dǎo)體襯底20的前面(front surface,
正面)形成元件絕緣層23。元件絕緣層23具有開(kāi)口部23A。如圖5A所示，在保護(hù)元件形
成區(qū)域的大致中心位置打開(kāi)大的開(kāi)口部23A。元件絕緣層的23的其它開(kāi)口部都很小，用于
襯底接觸和阱接觸。因此，這些開(kāi)口部沒(méi)有在圖5A中示出。 元件絕緣層23包括L0C0S(硅局部氧化)層或STI (淺溝槽隔離)層。 如圖5B所示，經(jīng)由元件絕緣層23中設(shè)置的開(kāi)口部在半導(dǎo)體襯底20中形成P型襯
底接觸區(qū)域20A。襯底接觸區(qū)域20A是具有比半導(dǎo)體襯底20更高濃度的P型雜質(zhì)區(qū)域。 類(lèi)似地，經(jīng)由元件絕緣層23中設(shè)置的開(kāi)口部在N型阱21中形成N型N阱接觸區(qū)
域21A。 N阱接觸區(qū)域21A是具有比N型阱21更高濃度的N型雜質(zhì)區(qū)域。 如圖5A所示，兩個(gè)柵電極30與開(kāi)口部23A相交。這兩個(gè)柵電極30都具有矩形二
維圖案，并且沿著短側(cè)的寬度方向以給定的間距彼此平行地放置。注意，盡管柵電極30經(jīng)
由薄的柵絕緣膜與P型阱22相對(duì)，但是在圖5B中沒(méi)有示出柵絕緣膜。 開(kāi)口部23A由柵電極30分割為3個(gè)矩形區(qū)域。這3個(gè)矩形區(qū)域摻雜有高濃度的N 型雜質(zhì)。這使得中心的第一 N型區(qū)域24和兩側(cè)的兩個(gè)第二 N型區(qū)域25A和25B在P型阱 中形成。 第一N型區(qū)域24連接到IO端子12。第二 N型區(qū)域25A和25B連同襯底接觸區(qū)域 20A和N阱接觸區(qū)域21A —起連接到參考電壓或這里的GND電壓，因此允許這些區(qū)域接地。 通過(guò)將這些區(qū)域連接至VSS端子13來(lái)實(shí)現(xiàn)接地。 圖5B中，參考符號(hào)C表示當(dāng)根據(jù)第一實(shí)施例的保護(hù)元件的電壓-電流特性快回 (sn即back，瞬間崩潰)時(shí)導(dǎo)通的寄生雙極晶體管的集電極。這時(shí)，第一N型區(qū)域24作為 集電極區(qū)域。 參考符號(hào)E表示寄生雙極晶體管的發(fā)射極。這時(shí)，第二 N型區(qū)域25A和25B用作 橫向NPN型雙極晶體管的發(fā)射極區(qū)域。 此外，參考符號(hào)B表示寄生雙極晶體管的基極。這時(shí)，P型阱22用作基極區(qū)。因 為基極區(qū)(P型阱22)的電位不固定，所以相同區(qū)域形成浮動(dòng)節(jié)點(diǎn)，這對(duì)于雙極動(dòng)作是重要 的。 這里，關(guān)于兩個(gè)二極管的背靠背連接和斷面元件結(jié)構(gòu)中的PN結(jié)表面之間的對(duì)應(yīng) 說(shuō)明以及其修改實(shí)例，稍后將在第五實(shí)施例中給出描述。 寄生雙極晶體管不限于橫向NPN型雙極晶體管，可以是縱向NPN型晶體管。然而， 注意，寄生雙極晶體管應(yīng)該優(yōu)選具有配置在集電極區(qū)域(第一N型區(qū)域24)的附近但又間 隔給定距離的發(fā)射極區(qū)域(第二N型區(qū)域25A和25B)的橫向NPN型雙極晶體管。原因是可 以由發(fā)射極區(qū)域和集電極區(qū)域的濃度以及這兩個(gè)區(qū)域之間的距離而較容易控制元件特性。
此外，圖5A和圖5B所示的半導(dǎo)體集成電路闡釋為在保護(hù)元件形成區(qū)域中，可以在 互補(bǔ)MIS(例如，CMOS)晶體管中同時(shí)形成的柵電極30可以用作適于形成第一N型區(qū)域24 和第二 N型區(qū)域25A和25B的N型雜質(zhì)離子注入掩膜。不只是為了保護(hù)元件而設(shè)置柵電極 30。這排除了為形成離子注入掩膜而設(shè)置任何額外的光掩膜或?yàn)榇嗽黾尤魏尾襟E的需要， 因此確保了離子注入中的低成本和高位置精確性。 盡管在其它實(shí)施例中同樣會(huì)提及，但是用作集電極C(圖5B所示的第一 N型區(qū)域 24)的雜質(zhì)區(qū)域和用作發(fā)射極E(圖5B所示的N型區(qū)域25A和25B)的雜質(zhì)區(qū)域如圖6所示交替配置。雜質(zhì)區(qū)域的這種配置允許盡管占據(jù)小空間但是具有高的電流驅(qū)動(dòng)能力的保護(hù)元 件的形成。 雜質(zhì)區(qū)域的這種配置與在具有多觸點(diǎn)柵極結(jié)構(gòu)的M0SFET中形成的源極和漏極區(qū) 域的配置相同。結(jié)果，具有這種配置的雜質(zhì)區(qū)域可以在一個(gè)步驟中和CMOS晶體管一起形 成。 為了確保提高保護(hù)元件的電氣特性、可靠性和穩(wěn)定性，電流不應(yīng)該集中流過(guò)特定 的局部區(qū)域。就電流流動(dòng)路徑的分布而言，也優(yōu)選類(lèi)似于多觸點(diǎn)柵極結(jié)構(gòu)的圖6所示的圖案。 將在下面描述具有上述結(jié)構(gòu)的保護(hù)元件的運(yùn)行動(dòng)作。 我們假設(shè)以N型區(qū)域和N型阱中的一個(gè)為基準(zhǔn)的電壓施加于其中的另一個(gè)，并且 電壓增加。這里，N型區(qū)域和N型阱的電位較低者被稱(chēng)作源極(或發(fā)射極)，以及其中的較 高者是漏極(或集電極)。 當(dāng)施加的電壓增加時(shí)，耗盡層在漏極和P型阱之間以及源極和P型阱之間的冶金 接合(metallurgical junction)位置的兩側(cè)延伸。此外，由于連接至源極的柵極的電場(chǎng)而 在源極和漏極之間的P型阱22部分形成溝道。 源極的多數(shù)載流子(電子)流經(jīng)溝道，也通過(guò)襯底，在漏極獲得高能量，并且與硅 晶體碰撞。特別地，在作為漏極區(qū)域的第一 N型區(qū)域24和P型阱22之間施加反向偏置電 壓，由于經(jīng)過(guò)強(qiáng)電場(chǎng)加速的電荷的碰撞，引起了碰撞電離。碰撞電離產(chǎn)生了電子_空穴對(duì)。 在電子空穴對(duì)中，電子主要被第一 N型區(qū)域24吸收。另一方面，空穴在P型阱22中分散， 并且被第二N型區(qū)域25A和25B吸引。這提高了 P型阱22的電位。結(jié)果，P型阱22與第 二N型區(qū)域25A和25B之間的PN結(jié)被正向偏置。 此后，寄生雙極晶體管導(dǎo)通。這個(gè)晶體管中的N型阱和N型區(qū)域之一作為它的發(fā)
射極，P型阱作為它的基極，并且N型阱和N型區(qū)域中的另一個(gè)作為它的集電極。 當(dāng)寄生雙極晶體管導(dǎo)通時(shí)，發(fā)射極至集電極的阻抗將急劇下降，導(dǎo)致保護(hù)元件的
電壓-電流特性快回。在所述特性快回之后，電流溝道變?yōu)榈妥杩梗试S浪涌電流從這點(diǎn)向
前有效流動(dòng)。這使保護(hù)元件更高的能力來(lái)消除電涌，由此確保了電路的穩(wěn)定動(dòng)作。 如果電涌極性反向，那么同樣執(zhí)行該動(dòng)作。這種情況下，源極和漏極的功能也相反。 這里，對(duì)漏極(集電極C)施加相對(duì)于源極(發(fā)射極E)的電位的正電涌或負(fù)電涌。 在這兩種情況的任一一種中，寄生NPN型雙極晶體管在碰撞電離、快回之后被激活，使得被 保護(hù)電路(內(nèi)電路2)被鉗位在低電位而受到保護(hù)。 注意，這種動(dòng)作背后的物理現(xiàn)象，特別是導(dǎo)致P型阱的電位升高的電荷產(chǎn)生，并不 限于碰撞電離。 例如，如稍后描述的，特別是如果省略了柵電極，由于漏極端的雪崩擊穿而使載流 子可以注入P型阱22中，由此升高其電位。然而，應(yīng)當(dāng)注意，即使存在柵電極，也可能主要 發(fā)生雪崩擊穿。 或者，P型區(qū)域的電位升高可能由多種因素共同導(dǎo)致，包括碰撞電離后雪崩擊穿。
注意，與參照?qǐng)D1、圖3和圖4在第一至第三實(shí)施例中描述的三種情況相關(guān)聯(lián)的動(dòng) 作可以以原來(lái)的方式適用于電路動(dòng)作自身。
5.第五實(shí)施例 圖7A和圖7B示出根據(jù)第五實(shí)施例的半導(dǎo)體集成電路IE的主要組件的平面圖和 截面圖。圖7A和圖7B示出圖1或圖3所示的在VSS線16和配線15之間連接的保護(hù)元件 3。 VDD側(cè)的保護(hù)元件3除了一些配線的類(lèi)型不同外是基本相同的。 圖7A和圖7B所示的根據(jù)第五實(shí)施例的元件結(jié)構(gòu)與圖5A和圖5B所示的元件結(jié)構(gòu) 的區(qū)別在于圖5A和圖5B所示的柵電極30沒(méi)有設(shè)置在圖7A和圖7B所示的元件結(jié)構(gòu)中。
圖5A和圖5B所示的第四實(shí)施例中，由曝光系統(tǒng)的對(duì)準(zhǔn)精度確定開(kāi)口部23A上的 柵電極30的重合精度。結(jié)果，雜質(zhì)區(qū)域相對(duì)于柵電極30以自對(duì)準(zhǔn)方式而配置。
相反，在第五實(shí)施例中，開(kāi)口部在元件絕緣層23中形成以形成襯底接觸區(qū)域20A 和N阱接觸區(qū)域21A。同時(shí)，開(kāi)口部在將形成第一 N型區(qū)域24與第二 N型區(qū)域25A和25B 的元件絕緣層23中形成。結(jié)果，第一 N型區(qū)域24和第二 N型區(qū)域25A和25B的相互位置 由用于形成元件絕緣層23中的開(kāi)口部的光掩膜的圖案來(lái)確定。 在元件絕緣層23形成之后，N型雜質(zhì)以離子形式注入由圖7A中的參考符號(hào)23B表 示的區(qū)域或包括形成N阱接觸區(qū)域21A的區(qū)域?；罨嘶痣s質(zhì)完成圖7A和圖7B所示的雜 質(zhì)區(qū)域的結(jié)構(gòu)。 與第四實(shí)施例相比較，上述的制造方法確保了第一 N型區(qū)域24和第二 N型區(qū)域 25A和25B的相互位置的相同或更高的精度。 圖8B示出了在圖7B中沒(méi)有示出的寄生元件的截面配置圖。圖8A示出圖7A中沒(méi)
有示出的連接細(xì)節(jié)。圖9A示出圖8A和圖8B所示的保護(hù)元件3的等效電路圖。 如圖8B所示，由第一N型區(qū)域24和P型阱22之間的PN結(jié)形成二極管D1。 二極
管D2由兩個(gè)PN結(jié)形成，其中， 一個(gè)PN結(jié)位于第二 N型區(qū)域25A和P型阱22之間，另一個(gè)
位于第二 N型區(qū)域25B和P型阱22之間。因此，二極管Dl和D2以背靠背結(jié)構(gòu)連接。 由N型阱21包圍P型阱22。適于向N型阱21提供電位的N阱接觸區(qū)域21A與第
二 N型區(qū)域25A和25B短接。因此，二極管D3作為寄生元件與二極管D2并聯(lián)。 這以圖9A中的電路圖的形式示出。從圖9A看出，可以說(shuō)兩個(gè)二極管以背靠背的
結(jié)構(gòu)連接，其中， 一個(gè)二極管由二極管D2和D3的組合構(gòu)成，另一個(gè)由二極管1構(gòu)成。由此，
可以確定保護(hù)元件3包括其陽(yáng)極連接在一起的兩個(gè)二極管。 下面將描述具有上述結(jié)構(gòu)的保護(hù)元件的動(dòng)作。 我們假設(shè)以N型區(qū)域和N型阱中的一個(gè)為基準(zhǔn)的電壓施加于其中的另一個(gè)，并且 電壓增加。這里，N型區(qū)域和N型阱中的電位較低者被稱(chēng)作發(fā)射極，而較高者是集電極。
當(dāng)施加的電壓增加時(shí)，耗盡層在集電極和P型阱之間以及發(fā)射極和P型阱之間的 冶金接合位置的兩側(cè)延伸。在給定水平的所加電壓發(fā)生結(jié)擊穿。結(jié)擊穿通常發(fā)生在具有較 強(qiáng)電場(chǎng)的發(fā)射極側(cè)。 —旦結(jié)擊穿發(fā)生，電流從集電極經(jīng)過(guò)基極(P型阱)流向發(fā)射極。這升高了基極電 位(P型阱的電位)，正向偏置基極和發(fā)射極之間的PN結(jié)。 此后，寄生雙極晶體管導(dǎo)通。這個(gè)晶體管中的N型阱和N型區(qū)域中的一個(gè)作為它 的發(fā)射極，P型阱作為它的基極，以及N型阱和N型區(qū)域中的另一個(gè)作為它的集電極。
當(dāng)寄生雙極晶體管導(dǎo)通時(shí)，發(fā)射極至集電極的阻抗將急劇下降，導(dǎo)致保護(hù)元件的 電壓-電流特性快回。此后，浪涌電流高效流動(dòng)。此外，快回后，集電極側(cè)的電場(chǎng)強(qiáng)度得到緩和，這使得發(fā)生雪崩擊穿的區(qū)域分散，因此緩和了在特定位置的持續(xù)雪崩擊穿導(dǎo)致的局 部溫度上升。這防止了由局部溫度上升引起的晶體質(zhì)量的下降，因此提供了穩(wěn)定的元件特 性。 注意，這種動(dòng)作背后的物理現(xiàn)象，特別是導(dǎo)致P型阱的電位提高的電荷的產(chǎn)生，不 限于雪崩擊穿。 例如，如稍后描述的，特別是，如果形成具有柵電極的MIS晶體管的溝道，碰撞電 離產(chǎn)生電子_空穴對(duì)。電子_空穴對(duì)中，空穴可以累積在P型區(qū)域，導(dǎo)致P型區(qū)域的電位增 加。 作為選擇，P型區(qū)域的電位升高可能由多種因素共同導(dǎo)致，包括碰撞電離后雪崩擊穿。 注意，與參照?qǐng)D1、圖3和圖4在第一至第三實(shí)施例中描述的三種情況相關(guān)的動(dòng)作 可以以原來(lái)的方式適用于電路的動(dòng)作自身。 將參照?qǐng)D10和圖ll給出集電極區(qū)域(第一N型區(qū)域24)和發(fā)射極區(qū)域(第二N 型區(qū)域25A和25B)之間的連接結(jié)構(gòu)的詳細(xì)實(shí)例的描述。 圖10A和圖10B示出連接部的簡(jiǎn)單結(jié)構(gòu)的放大平面圖和放大截面圖。在該結(jié)構(gòu)中， 在第一 N型區(qū)域24和第二 N型區(qū)域25A和25B中形成接觸插塞(contact plug)。
圖10B所示的元件絕緣層23的開(kāi)口部形成如圖10A所示的3個(gè)平行的矩形圖案， 由此規(guī)定位于中央的第一 N型區(qū)域24和其兩側(cè)的第二 N型區(qū)域25A和25B的形狀。第一 N 型區(qū)域24和第二 N型區(qū)域25A和25B利用通過(guò)這些開(kāi)口部的N型雜質(zhì)的離子注入而獲得， 即，利用元件絕緣層23作為自對(duì)準(zhǔn)掩膜。 第一 N型區(qū)域24和第二 N型區(qū)域25A和25B的上表面覆蓋有層間絕緣膜26。 在層間絕緣膜26中嵌入許多接觸插塞27 (其配置參考圖11A)。每個(gè)接觸插塞27
的下表面與第一 N型區(qū)域24和第二 N型區(qū)域25A和25B中的一個(gè)接觸。 注意，盡管沒(méi)有特別示出，每個(gè)集電極和發(fā)射極的配線設(shè)置在層間絕緣膜26的上表面。 圖IIA和圖IIB是通過(guò)以硅化工藝局部地阻止阻抗的減小而使二極管的雪崩擊穿 點(diǎn)分散的結(jié)構(gòu)。 在互補(bǔ)MIS(CM0S)工藝中，晶體管小型化導(dǎo)致的柵極、漏極以及源極阻抗的增大 阻礙了高速動(dòng)作。因此，經(jīng)常使用為了硅化源極和漏極區(qū)域上表面(及柵電極的上表面) 而設(shè)計(jì)的硅化工藝。 在本發(fā)明實(shí)施例中，使用與CM0S晶體管同時(shí)形成的保護(hù)元件3的阱中阱結(jié)構(gòu)是更 可取的，因?yàn)檫@排除了增加任何工藝步驟的必要。此外，更可取的是第一 N型區(qū)域24和第 二 N型區(qū)域25A和25B應(yīng)該與CMOS晶體管中的NM0S晶體管的源極和漏極區(qū)域在一個(gè)步驟 中形成，因?yàn)檫@排除了增加任何工藝步驟的必要。 在這種情況下，如果在CMOS處理中包括硅化處理，那么在一個(gè)步驟中也在保護(hù)元 件3的N型區(qū)域形成了硅化層。 另一方面，強(qiáng)電場(chǎng)可能產(chǎn)生在彼此接近的相鄰邊緣的附近或在第一 N型區(qū)域24和 第二 N型區(qū)域25A之間以及第一 N型區(qū)域24和第二 N型區(qū)域25B之間的襯底深側(cè)的N型 區(qū)域的角落附近。然而，注意，如果到目前為止，強(qiáng)電場(chǎng)在一個(gè)位置產(chǎn)生的可能性大于任何其它位置，那么在施加的電壓增大時(shí)雪崩擊穿僅在那個(gè)位置持續(xù)發(fā)生。這引起了因加熱而 導(dǎo)致特性和質(zhì)量可能降低的關(guān)注。 因此，在本實(shí)施例中，圖11B所示，將主要端和分離端部分通過(guò)各第一N型區(qū)域24 和第二N型區(qū)域25A和25B中的阻抗區(qū)域29連接在一起。阻抗區(qū)域29用作阻抗層，因?yàn)?這些區(qū)域的某些范圍在施加電壓時(shí)未耗盡。即，阻抗區(qū)域29用作所謂的鎮(zhèn)流電阻器。
下面將給出更詳細(xì)的描述。在描述中，以圖11B中的第二N型區(qū)域25A側(cè)的第一 N型區(qū)域24附近的區(qū)域?yàn)槔?將以第二N型區(qū)域25A的電位為基準(zhǔn)的正電壓(例如，電涌)加到第一N型區(qū)域 24。在這種情況下，雪崩擊穿通?？赡苁紫劝l(fā)生在第一N型區(qū)域24的分離部(N型區(qū)域24A 的分離端)，也即與第二 N型區(qū)域25A最近的阻抗區(qū)域29的尖端部。 這時(shí)，與第二 N型區(qū)域25A側(cè)的第一 N型區(qū)域24接觸的阻抗區(qū)域29沒(méi)有完全耗 盡。結(jié)果，電流流經(jīng)那里(前面的電中性區(qū)域)。在這種情況下，以第二N型區(qū)域25A的電 位為基準(zhǔn)確定電位。因此，通過(guò)電流和阻抗計(jì)算的電壓降使第一N型區(qū)域24的電位提高。 這產(chǎn)生了雪崩擊穿也可能在阻抗區(qū)域29和第一 N型區(qū)域24的主要部分發(fā)生的條件，導(dǎo)致 雪崩擊穿發(fā)生的位置分散。 為了實(shí)現(xiàn)雪崩擊穿的這種分布，重要的是阻抗區(qū)域29不應(yīng)該完全耗盡以及上述 區(qū)域29應(yīng)該保持或多或少的高阻抗。 然而，如果以原來(lái)的方式使用通常的硅化工藝，硅化層28也在阻抗區(qū)域29上形 成，使得難以提供具有高阻抗的上述區(qū)域29。 因此，在圖11A的陰影區(qū)域中形成線形的硅化阻塞區(qū)，包括阻抗區(qū)域29的上表面。 更具體地，硅化阻塞區(qū)覆蓋有絕緣膜以防止在稍后詳細(xì)描述的硅化加熱期間的合金反應(yīng)。
這使阻抗區(qū)域29的鎮(zhèn)流電阻器功能保持完好，可以使保護(hù)元件3的特性和質(zhì)量保 持在高水平。 圖12A 12F示出了根據(jù)工藝流程的在制造期間的保護(hù)元件的截面圖。 圖12A是元件絕緣層23形成之后的截面圖。通過(guò)已知方法形成上述層23，盡管其
形成方法根據(jù)上述層23是L0C0S層還是STI層而改變。 在圖12B所示的工藝步驟中，以低濃度向P型阱22引入N型雜質(zhì)，因此形成阻抗 區(qū)域29。 P型阱22暴露在元件絕緣層23的開(kāi)口部。 在圖12C所示的工藝步驟中，首先在整個(gè)表面上形成期望厚度的絕緣膜28A。然 后，抗蝕膜Re在絕緣膜28A上形成適于圖11A所示的硅化阻塞區(qū)域的圖案。
在圖12D所示的工藝步驟中，使用抗蝕膜Re作為掩膜離子注入N型雜質(zhì)。這時(shí)， 絕緣膜28A在抗蝕膜Re周?chē)┞兜牟糠钟米饔糜陔x子注入的通行膜。于是，利用抗蝕膜Re 作為掩膜的蝕刻去除了絕緣膜28A中用作通膜的的部分。 在圖12E所示的工藝步驟中，在去除抗蝕膜Re之后，金屬層沉積在整個(gè)表面上。于 是，通過(guò)熱處理硅化金屬層。這時(shí)，僅硅上的金屬層被硅化。因此，如圖12E所示，在第一N 型區(qū)域24和分離端N型區(qū)域24A上形成硅化層28。結(jié)果，在覆蓋有絕緣膜28A的阻抗區(qū)域 29上沒(méi)有形成硅化層28。 于是，如圖12F所示，沉積層間絕緣膜26，因此形成插塞27。 每個(gè)阻抗區(qū)域29都起到鎮(zhèn)流電阻器的作用。因此，諸如其濃度和注入能量(深度)等因素顯著影響保護(hù)元件的特性。此外，已經(jīng)從TEG評(píng)估中發(fā)現(xiàn)在經(jīng)由阻抗區(qū)域29連 接到第一 N型區(qū)域24的主要部分以及鄰近元件絕緣層23的高濃度N型區(qū)域(例如，分離 端N型區(qū)域24A)中，阻抗區(qū)域29的濃度和其它條件同樣顯著影響保護(hù)元件的特性。
因此，諸如濃度和深度的條件對(duì)于設(shè)計(jì)具有通過(guò)低濃度N型區(qū)域(阻抗區(qū)域29) 連接的兩個(gè)高濃度N型區(qū)域(24和24A)的結(jié)構(gòu)中的保護(hù)元件是重要的。
圖12所示的制造方法提供了保持不受硅化影響的N型雜質(zhì)區(qū)域的配置工藝。這 種配置對(duì)保護(hù)元件的特性有較大的影響。
6.第六實(shí)施例 圖13示出根據(jù)第六實(shí)施例的半導(dǎo)體集成電路的一部分。根據(jù)第六實(shí)施例的實(shí)施 例包括適合本發(fā)明實(shí)施的電路實(shí)例。至于每個(gè)保護(hù)元件3的配置和結(jié)構(gòu)以及與被保護(hù)電路 的連接，可以按照需要組合在第一至第五實(shí)施例中所描述的內(nèi)容。 在圖13所示的電路中，在保護(hù)元件3和內(nèi)電路2之間設(shè)置耦合電容C。此外，連接 內(nèi)電路2的輸入信號(hào)線的電容器C的一個(gè)電極經(jīng)由電阻器R被上拉至正偏壓Vbias。
這是用于RF信號(hào)的輸入階段的配置。因此，10端子12側(cè)的RF信號(hào)的AC電位以 原樣方式加到兩個(gè)保護(hù)元件3。 注意，保護(hù)元件3的連接方式與第一實(shí)施例中描述相同。由于輸入信號(hào)是高頻信 號(hào)，因此不受總線阻抗的影響，所以首選這種連接。然而，這并不意味著在選擇時(shí)排除圖3 和圖4所示的連接。 在其輸入階段更適宜具有這種結(jié)構(gòu)的電路實(shí)例是地上TV調(diào)諧接收電路。
地上TV調(diào)諧接收電路的高頻輸入信號(hào)范圍從46腿z到880腿z。此夕卜，電路還接收 高頻DC電平波動(dòng)的信號(hào)。DC電平的波動(dòng)偶爾在從參考電壓VSS到電源電壓VDD的寬范圍 內(nèi)發(fā)生。 此外，作為地上TV調(diào)諧接收電路的例子，今天處理大量高速數(shù)據(jù)的應(yīng)用定義為使 用了高頻(RF)信號(hào)的應(yīng)用。結(jié)果，保護(hù)元件3的寄生電容不得不在可能的范圍內(nèi)保持最小值。 如果RF信號(hào)線中允許的寄生電容量受到上述限制，那么上面的實(shí)施例，特別是第 四和第五實(shí)施例，可以提供滿足寄生電容限制要求的保護(hù)元件3。 此外，即使信號(hào)由于集成電路的具體要求而在電源電壓VDD以上(或在參考電壓 VSS以下)擺動(dòng)，RF信號(hào)也能保持不失真。 因此，上面的實(shí)施例，特別是第四和第五實(shí)施例，提供了在具有這些特征的半導(dǎo)體
集成電路的外部連接端子具有滿足期望的要求的小寄生電容的無(wú)偏置(適用于雙向使用)
的保護(hù)元件。 7.修改實(shí)例 在第一至第六實(shí)施例中，特別是第四和第五實(shí)施例，N型阱21連接到參考電壓 VSS。 然而，如圖9B所示，N型阱21(參考圖5和圖7)可以連接I0端子12。在這種情 況下，阱之間的二極管D3與二極管Dl并聯(lián)。 作為選擇，如圖9C所示，N型阱21可以連接到電源電壓VDD。在這種情況下，阱之 間的二極管D3連接在浮動(dòng)節(jié)點(diǎn)和電源(電源電壓VDD)之間。
在任一情況下，都確保了二極管Dl和D2之間的公共陽(yáng)極的浮動(dòng)條件。
圖14和圖15示出了當(dāng)N型阱21如圖9C所示連接時(shí)的保護(hù)元件的截面圖。圖14A和14B示出了圖7A和圖7B所示的保護(hù)元件的修改實(shí)例。圖15A和15B示出了圖5A和圖5B所示的保護(hù)元件的修改實(shí)例。 盡管與圖5和圖7所示的保護(hù)元件類(lèi)似，即10端子12都用作集電極C，但是修改實(shí)例中的保護(hù)元件與圖5和圖7所示的保護(hù)元件的區(qū)別在于，電源電壓VDD連接到發(fā)射極E以及圍繞P型阱22的N型阱21連接到電源電壓VDD。根據(jù)修改實(shí)例的保護(hù)元件的運(yùn)行原理與圖5和圖7所示的N型阱21連接到參考電壓VSS的運(yùn)行原理相同。
圖16、圖17和圖18示出了圖7、圖10和圖11所示的保護(hù)元件的修改實(shí)例(改進(jìn)實(shí)例)。 圖7、圖10和圖11示出了從與漏電流抑制相關(guān)的圖示出的圖案改進(jìn)的二維圖案。注意，可以適當(dāng)抑制漏電流。因此，這里給出的描述不排除可以實(shí)施圖7、圖10和圖11所示的二維圖案的事實(shí)。 圖16、圖17和圖18所示的保護(hù)元件的改進(jìn)如下。SP，例如，在圖16中，N型雜質(zhì)注入其尺寸比開(kāi)口部大的區(qū)域23B。由于漏電流能夠在元件絕緣層23的邊緣部被有效抑制，所以首選向尺寸大于元件絕緣層23的開(kāi)口部23A的區(qū)域23B注入N型雜質(zhì)。注意，通過(guò)將抗蝕膜或其它開(kāi)口圖案的尺寸變大，區(qū)域23B可以變?yōu)閳D16所示的尺寸。這排除了增加任何圖案或工藝步驟的必要。結(jié)果，一旦光掩膜形成，不存在成本增加的因素了。
圖17和圖18所示的保護(hù)元件在圖案形狀和目的上基本類(lèi)似于圖16中的保護(hù)元件。注意，區(qū)域23B擴(kuò)展至甚至大于包括如18A中的抵抗區(qū)域29的硅化阻塞區(qū)域(陰影區(qū)域)的尺寸。 8.比較實(shí)例和實(shí)施例的效果總結(jié) 圖19示出了根據(jù)第一比較實(shí)例的保護(hù)元件301。圖20示出了根據(jù)第二比較實(shí)例的保護(hù)元件302。 半導(dǎo)體集成電路的ESD保護(hù)元件通常包括連接在一起的離散PN 二極管(面向相同方向連接的多級(jí)二極管)，與保護(hù)元件301的情況一樣，或具有與保護(hù)元件302相同的GGMOS結(jié)構(gòu)。 然而，對(duì)于高頻信號(hào)的情形，MOS晶體管型保護(hù)元件的寄生電容經(jīng)常有問(wèn)題。此外，信號(hào)波形在電源(電源電壓VDD)和GND(參考電壓VSS)之間的額定電壓范圍外波動(dòng)，包含低于參考電壓VSS的電壓，高于電源電壓VDD的電壓或這兩種水平的電壓。在這種情況下，由二極管對(duì)信號(hào)進(jìn)行鉗位，使得難以使用保護(hù)元件301或302。 如果使用根據(jù)第一至第六實(shí)施例和修改實(shí)例中的任何一個(gè)的保護(hù)元件3，那么特別是對(duì)高頻信號(hào)或其它端子具有嚴(yán)格的電容限制的內(nèi)電路2在標(biāo)準(zhǔn)互補(bǔ)MIS(例如，CMOS)工藝中容易受到保護(hù)。 利用本保護(hù)元件可以使其端子電位在標(biāo)準(zhǔn)CMOS工藝中可能在參考電壓VSS以下或電源電壓VDD以上波動(dòng)的內(nèi)部電路2受到迅速保護(hù)。注意，由于保護(hù)元件3可以在源極或漏極區(qū)域的標(biāo)準(zhǔn)處理中形成，所以即使缺少柵電極30，其工藝的親和性也非常高。
如果使用根據(jù)本發(fā)明實(shí)施例中的任何一個(gè)的保護(hù)元件3，那么具有嚴(yán)格的電容限制以及適于接收其電位在電源振幅之外波動(dòng)的信號(hào)的內(nèi)電路2可以在標(biāo)準(zhǔn)CMOS工藝中以
17低成本且易于得到保護(hù)。 本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解根據(jù)設(shè)計(jì)要求和其它因素，可以有各種修改、組合、子組 合和改進(jìn)，只要它們?cè)谒綑?quán)利要求的范圍或其等同范圍內(nèi)。
權(quán)利要求
一種半導(dǎo)體集成電路，包括被保護(hù)電路；以及保護(hù)元件，與所述被保護(hù)電路在同一半導(dǎo)體襯底上形成，并且適于保護(hù)所述被保護(hù)電路，其中所述保護(hù)元件包括兩個(gè)二極管，它們的陽(yáng)極連接在一起以形成浮動(dòng)節(jié)點(diǎn)并且兩個(gè)陰極連接至所述被保護(hù)電路，所述兩個(gè)二極管在所述半導(dǎo)體襯底的阱中阱結(jié)構(gòu)中形成，并且所述阱中阱結(jié)構(gòu)包括P型阱，形成浮柵，N型阱，通過(guò)襯底深部側(cè)圍繞所述P型阱的除了在襯底前側(cè)之外的表面，以形成所述二極管中的一個(gè)的陰極，以及第一N型區(qū)域，在所述P型阱中形成，從而形成另一個(gè)所述二極管的陰極。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，其中所述N型阱和所述第一 N型區(qū)域中的一個(gè)連接到所述被保護(hù)電路的信號(hào)配線， 所述N型阱和所述第一N型區(qū)域中的另一個(gè)連接至連接到所述被保護(hù)電路的另一條配 線，以及所述P型阱不連接到經(jīng)由絕緣層壓在所述半導(dǎo)體襯底上的多條配線中的任意一條。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，其中第二 N型區(qū)域在所述P型阱中與所述第一 N型區(qū)域間隔一段距離形成， 所述第二 N型區(qū)域電連接到所述N型阱以形成由所述第二 N型區(qū)域、所述P型阱和所 述第一 N型區(qū)域構(gòu)成的橫向晶體管的襯底內(nèi)結(jié)構(gòu)。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中柵電極經(jīng)由柵絕緣膜與彼此相隔一段距離的所述第一和第二N型區(qū)域之間的P型阱部 分相對(duì)形成，并且如同所述第二 N型區(qū)域一樣，所述柵電極電連接到所述N型阱。
5. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，包括用于互補(bǔ)金屬絕緣體半導(dǎo)體晶體管電路的阱中阱結(jié)構(gòu)，在所述半導(dǎo)體襯底中形成，其中在其中形成了所述兩個(gè)二極管的所述阱中阱結(jié)構(gòu)在沿著襯底深度方向的結(jié)構(gòu)(雜質(zhì) 區(qū)域的深度和濃度分布)與所述用于互補(bǔ)金屬絕緣體半導(dǎo)體晶體管電路的阱中阱結(jié)構(gòu)相 同。
6. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中 互補(bǔ)金屬絕緣體半導(dǎo)體晶體管電路在所述半導(dǎo)體襯底中形成，以及 所述第一和第二N型區(qū)域沿著襯底深度方向的結(jié)構(gòu)(雜質(zhì)區(qū)域的深度和濃度分布)與包含在所述互補(bǔ)金屬絕緣體半導(dǎo)體晶體管電路中的N型金屬絕緣體半導(dǎo)體晶體管的源極 和漏極區(qū)域的沿著襯底深度方向的結(jié)構(gòu)相同。
7. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中具有矩形二維圖案的所述第一N型阱和具有相同二維圖案的所述第二N型區(qū)域在其間 以給定距離沿著短邊的寬度方向以重復(fù)的方式在所述P型阱中彼此平行地交替配置。
8. —種半導(dǎo)體集成電路，包括 信號(hào)輸入端子，向其施加輸入信號(hào)；在電源電壓和參考電壓的電壓供給端子中的至少一個(gè)與所述輸入端子之間連接至少 一個(gè)保護(hù)元件；以及被保護(hù)電路，經(jīng)由耦合電容連接到所述輸入端，其中所述被保護(hù)電路和所述保護(hù)元件 在同一半導(dǎo)體襯底上形成，所述保護(hù)元件包括兩個(gè)二極管，它們的陽(yáng)極連接在一起以形成浮動(dòng)節(jié)點(diǎn)并且兩個(gè)陰極 連接至所述被保護(hù)電路，所述兩個(gè)二極管在所述半導(dǎo)體襯底的阱中阱結(jié)構(gòu)中形成，并且所述阱中阱結(jié)構(gòu)包括P型阱，形成浮柵，N型阱，通過(guò)襯底深部側(cè)圍繞所述P型阱的除了在襯底前側(cè)之外的表面，以形成所述二 極管中的一個(gè)的陰極，以及第一 N型區(qū)域，在所述P型阱中形成，以形成另一個(gè)所述二極管的陰極。
全文摘要
本申請(qǐng)公開(kāi)了一種半導(dǎo)體集成電路，其包括被保護(hù)電路；以及與被保護(hù)電路形成在同一半導(dǎo)體襯底上適于保護(hù)被保護(hù)電路的保護(hù)元件，其中保護(hù)元件包括其陽(yáng)極連接在一起以形成浮動(dòng)節(jié)點(diǎn)，其陰極連接至被保護(hù)電路的兩個(gè)二極管，這兩個(gè)二極管在半導(dǎo)體襯底的阱中阱結(jié)構(gòu)中形成，并且阱中阱結(jié)構(gòu)包括形成浮柵的P型阱、通過(guò)襯底深部側(cè)圍繞除了襯底前側(cè)的P型阱的表面以形成一個(gè)二極管的陰極的N型阱，以及在P型阱中形成的以形成另一個(gè)二極管的陰極的第一N型區(qū)域。
文檔編號(hào)H01L27/04GK101752369SQ200910246219
公開(kāi)日2010年6月23日 申請(qǐng)日期2009年11月27日 優(yōu)先權(quán)日2008年11月28日
發(fā)明者矢野元康, 馬渡浩三 申請(qǐng)人:索尼株式會(huì)社