專利名稱：半導體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件，更具體地說，涉及用自對準接觸工序形成接觸插塞 的半導體器件及制造該半導體器件的方法。
背景技術(shù)：
隨著半導體器件的集成度提高，工序裕量逐漸減小。相應(yīng)地，主要使用自對準接觸 (SAC)工序形成用于將漏極與位線、以及源極與存儲電極連接在一起的接觸插塞。此外，為 了進一步增加SAC工序期間的工序裕量，在接觸區(qū)域上形成連接插塞觸點(LPC) ( S卩，觸點 接墊)。即使將使用高蝕刻選擇比的干式蝕刻法用于SAC工序，也仍然難以保證蝕刻選擇 比足夠高。因此，為了防止SAC失敗(即，在蝕刻觸點孔時蝕刻柵極結(jié)構(gòu)或位線的現(xiàn)象)， 在柵極結(jié)構(gòu)或位線上厚厚地沉積由氮化物層形成的硬掩模。結(jié)果，半導體結(jié)構(gòu)的高寬比 (aspectratio)增加從而使得工序裕量相應(yīng)地降低。這會產(chǎn)生如下制造問題，例如在形成觸 點時不形成敞開的觸點孔。
發(fā)明內(nèi)容
本發(fā)明的各個實施例旨在提供這樣一種半導體器件及其制造方法在半導體基板 上與導電圖案垂直地形成氮化物層，以利用濕式蝕刻法形成接觸插塞，從而減小自對準觸 點的高寬比并減少SAC失敗，從而保證工序裕量。根據(jù)本發(fā)明的一個方面，一種半導體器件包括半導體基板，其包括有源區(qū)和限定 所述有源區(qū)的器件隔離層；導電圖案，其形成于所述半導體基板上；以及氮化物層，其與所 述導電圖案垂直地形成于所述半導體基板上。這樣，由于可以用濕式蝕刻法來形成連接插 塞觸點，因此可以減小SAC的高寬比。導電圖案可以是柵極或位線。所述氮化物層可以是低壓(LP)氮化物。因此，在形成觸點孔的濕式蝕刻工序中不 會蝕刻氮化物層。所述半導體器件還可以包括形成于所述有源區(qū)的結(jié)區(qū)域中的連接插塞觸點。所述 半導體器件還可以包括形成于所述有源區(qū)的結(jié)區(qū)域中的位線觸點和存儲電極觸點。所述半導體器件還可以包括由氮化物層材料形成的位于所述導電圖案和所述氮 化物層的側(cè)壁上的接觸間隔物。因此，所述接觸間隔物在形成連接插塞觸點孔期間用作蝕 刻阻擋物。所述導電圖案可以包括多晶硅層、形成于所述多晶硅層上的阻擋物金屬層、形成 于所述阻擋物金屬層上的鎢層、以及形成于所述鎢層上的柵極硬盤形掩模層。所述阻擋物 金屬層可以由WSiN、WN和Ti中任一者形成。所述多晶硅層、所述阻擋物金屬層、和所述鎢 層的厚度分別為400A至1000A、20 A至120A、和400 A至1000A。。所述半導體器件還可以包括間隔物，所述間隔物由氮化物層形成并且形成于所述 導電圖案的側(cè)壁和上表面上以保護柵極結(jié)構(gòu)。
所述半導體器件還可以包括形成于所述連接插塞觸點上的位線觸點和位線、以及 存儲電極觸點和存儲電極，從而完成所述半導體器件。根據(jù)本發(fā)明的另一個方面，一種制造半導體器件的方法包括在半導體基板上形 成有源區(qū)和器件隔離層；在所述半導體基板上形成導電圖案；以及在所述半導體基板上與 所述導電圖案垂直地形成氮化物層。這樣，由于可以用濕式蝕刻法來形成連接插塞觸點，因 此可以減小SAC的高寬比。所述方法還可以包括在所述有源區(qū)的結(jié)區(qū)域中形成連接插塞觸點。所述方法還可 以包括在所述有源區(qū)的結(jié)區(qū)域中中形成位線觸點和存儲電極觸點。形成所述氮化物層的步驟還可以包括在所述半導體基板上形成層間絕緣層；通過 蝕刻所述層間絕緣層來形成溝槽；用絕緣層填充所述溝槽；以及移除所述層間絕緣層。在通過蝕刻所述層間絕緣層來形成所述溝槽時，CF4、CHF3、02、Ar、N2、C4F8、C4F6和 CH2F2可以用作蝕刻氣體。填充所述氮化物層的步驟可以包括在形成有所述溝槽的層間絕緣層的整個表面 上沉積低壓(LP)氮化物層；以及使用例如CF4、CHF3、02、Ar和N2等氣體來蝕刻所述LP氮化 物層的上部。用緩沖氧化物腐蝕材料(B0E)通過濕式蝕刻法來執(zhí)行移除所述層間絕緣層的步
馬聚o所述方法還可以包括在形成所述導電圖案之后，在所述半導體基板的表面上形 成蝕刻停止層。如此可以保護半導體器件。所述方法還可以包括在形成所述氮化物層之前，移除所述蝕刻停止層。因此，半 導體基板的將要形成觸點的結(jié)區(qū)域可以是開放的。在移除所述蝕刻停止層時，可以使用例 如CF4、CHF3、02、Ar和N2等氣體來蝕刻所述蝕刻停止層。所述方法還可以包括在所述連接插塞觸點上形成位線觸點和位線、以及存儲電 極觸點和存儲電極。所述方法還可以包括在所述導電圖案和所述氮化物層的側(cè)壁上形成由氮化物層材料構(gòu)成的接觸間隔物。如此可以容易地埋入接觸插塞材料。所述方法還可以包括在所述導電圖案的側(cè)壁和上表面上形成由氮化物層材料構(gòu) 成的間隔物。如此可以保護導電圖案。
圖1和圖2是根據(jù)本發(fā)明實施例的半導體器件的平面圖；以及圖3至圖8是示出根據(jù)本發(fā)明實施例的半導體器件的制造方法的剖視圖。
具體實施例方式在下文中，將參照附圖詳細地描述本發(fā)明的實施例。圖1和圖2是根據(jù)本發(fā)明實施例的半導體器件的平面圖。圖1示出以8F2布局形 成的根據(jù)本發(fā)明實施例的半導體器件。圖2示出以6F2布局形成的根據(jù)本發(fā)明實施例的半 導體器件。參照圖1和圖2，在基板10上形成限定有源區(qū)12的器件隔離層14。在半導體 基板10上形成多個導電圖案20，從而使得每個有源區(qū)12與兩個導電圖案20相交。
在各個有源區(qū)12中，在導電圖案20之間形成接觸插塞40。詳細地說，在圖1的 8F2布局中為各個有源區(qū)12形成三個連接插塞，并且在圖2的6F2布局中為各個有源區(qū)12 形成兩個存儲電極接觸插塞。在半導體基板10的上部形成與導電圖案20垂直的氮化物層 34。雖然未在附圖中示出，但是在圖1的接觸插塞40上方形成有位線接觸插塞和位線(未 示出)、以及存儲電極接觸插塞和存儲電極(未示出)。氮化物層34和導電圖案20 —起限定將要在內(nèi)部形成接觸插塞40的觸點孔。使 用兩種不同材料來限定觸點孔使得能夠使用濕式蝕刻步驟代替?zhèn)鹘y(tǒng)方法中的干式蝕刻步 驟來形成觸點孔。在沒有氮化物層34的傳統(tǒng)結(jié)構(gòu)中，在形成本發(fā)明氮化物層34的位置上 形成與氮化物層34相比更容易蝕刻的層間絕緣層(未示出)。在傳統(tǒng)半導體器件中，在用 濕式蝕刻法形成接觸插塞40的觸點孔時，層間絕緣層一同被蝕刻，從而會使得相鄰接觸插 塞40短路。然而，在本實施例中，在由導電圖案20和氮化物層34限定的區(qū)域中形成接觸插塞 (雖然未在圖1和圖2中示出，但是圍繞導電圖案20形成有氮化物間隔物)。由導電圖案 20和氮化物層34限定的區(qū)域可以是正方形形狀、矩形形狀或其它形狀。由于在蝕刻正方形 區(qū)域上的層間絕緣層時導電圖案20和氮化物層34用作蝕刻阻擋物，相鄰接觸插塞上的層 間絕緣層提供蝕刻保護，從而不需要相鄰接觸插塞或柵極上的硬掩模圖案較厚。與干式蝕刻法相比，可以在破壞更小的情況下更可靠地蝕刻觸點孔。由于觸點孔 可以具有更大的開口并且絕緣層可以設(shè)置為厚度更小，因此觸點孔的高寬比也可以減小。本實施例的半導體器件還包括其它元件，例如，蝕刻停止層16、間隔物22和接觸 間隔物42 (將在下文中進行描述)。圖3至圖8依次地示出根據(jù)本發(fā)明實施例的半導體器件的制造方法。在圖3至圖 8中，用(a)表示的視圖是沿著圖1和圖2中的線A-A截取的視圖，而用(b)表示的視圖是 沿著圖1和圖2中的線B-B截取的視圖。參照圖1至圖3，在半導體基板10上形成用于限定有源區(qū)12的器件隔離層14。 器件隔離層14是用淺溝槽隔離(STI)工序來形成的。但是器件隔離層14也可以由氧化物 層、或SOD與HDP所構(gòu)成的疊層圖案來形成。在半導體基板10上形成導電圖案20從而在本實施例中使每個有源區(qū)12與兩 個導電圖案相交。雖然在附圖中未示出，導電圖案20(參見圖3)可以由鎢(W)層和多晶 硅層所構(gòu)成的疊層圖案來形成。還可以在多晶硅層與鎢層之間形成阻擋物金屬層(例如， WSiN、WN、或Ti)。多晶硅層、阻擋物金屬層和鎢層分別形成為具有400A至1000A、20 A 至120A、和400 A至1000A的厚度。導電圖案20用于限定圖1的8F2布局中的柵極、以及圖2的6F2布局中的位線。 在圖2的6F2布局中，柵極是埋入到半導體基板10中的凹式柵極。在導電圖案20上形成厚度為500A至1000A的硬掩模層(例如，氮化物層)。因此， 與厚度大于至少1000A的傳統(tǒng)結(jié)構(gòu)相比，硬掩模層的厚度小得多并且觸點孔的高寬比小得 多，從而可以改善蝕刻裕量。其原因在于本發(fā)明使用氮化物層34(參見圖1)作為蝕刻掩模 并且用濕式蝕刻法來形成接觸插塞40(參見圖1)的觸點孔。也就是說，在傳統(tǒng)方法中，在 觸點孔區(qū)域上以及在相鄰導電圖案20之間的器件隔離層上形成相同類型的絕緣層(例如， 氧化物層)。然而，在本實施例中，在相鄰導電圖案20之間的器件隔離層上形成的絕緣層(例如，氮化物層)不同于在觸點孔區(qū)域上形成的絕緣層(例如，氧化物層)。如圖3所示，在導電圖案20的上部和側(cè)面上形成間隔物22。間隔物22由厚度為 100A至300A的氮化物層形成，這防止導電圖案20在后續(xù)濕式蝕刻工序中被蝕刻。在預期要形成接觸插塞的區(qū)域上形成蝕刻停止層16。在本實施例中，在基板10的 整個表面上形成蝕刻停止層16。蝕刻停止層16由氮化物層形成以保護半導體基板10(或 基層)在形成接觸插塞40的觸點孔期間不被蝕刻。蝕刻停止層16可以與間隔物22 —起 形成。例如，可以在半導體基板10和導電圖案20上形成預定厚度的氮化物層，然后用回蝕 工序移除氮化物層以留下柵極間隔物22和蝕刻停止層16。接下來，參照圖4，用如下材料在形成有間隔物22和蝕刻停止層16的結(jié)構(gòu)的整個 表面上沉積厚度為3000A至8000A的層間絕緣層30 該材料與形成于相鄰接觸插塞40之 間的絕緣層(根據(jù)本實施例，即氮化物層34)的材料是不同的。然后，使用化學機械拋光 (CMP)工序或回蝕工序蝕刻層間絕緣層30直到間隔物22露出為止?？梢酝ㄟ^使硼磷硅玻 璃(BPSG)在700°C的溫度下流動40分鐘或更長來獲得由BPSG形成的層間絕緣層。如圖5所示，蝕刻層間絕緣層30以形成構(gòu)造為與導電圖案20垂直的溝槽32。用 氮化物層34來填充該溝槽32。詳細地說，形成這樣的光阻(photoresist，也稱為光刻膠或光致抗蝕劑)圖案(未 示出)其在器件隔離層14的未形成導電圖案20的區(qū)域中是開放的。然后，使用光阻圖案 作為掩模來蝕刻層間絕緣層30，從而形成溝槽32。在蝕刻層間絕緣層30的工序中可以使 用例如CF4、CHF3、02、Ar、N2、C4F8、C4F6和CH2F2等蝕刻氣體。在所得結(jié)構(gòu)上沉積低壓(LP)氮 化物層以填充溝槽32。使用CF4、CHF3、02、Ar、N2或它們的混合氣體來蝕刻位于層間絕緣層 30上部的氮化物層34，從而可以使氮化物層34的高度形成為與間隔物22的高度相同。接下來，參照圖6，蝕刻掉半導體基板10上的層間絕緣層30，從而可以在由導電圖 案20和氮化物層34限定的區(qū)域上形成觸點孔44。用濕式蝕刻法來蝕刻層間絕緣層30 (例 如，使用作為NH4F和HF的混合物的緩沖氧化物腐蝕材料(B0E))。因為在蝕刻層間絕緣層 30時不會蝕刻氮化物層34、間隔物22和蝕刻停止層16，因此保護了導電圖案20和半導體 基板10。與現(xiàn)有技術(shù)相比，在形成觸點孔44的工序中使用濕式蝕刻法是本發(fā)明的一個特 征。導電圖案20(在圖1中水平地示出)上的間隔物22和氮化物層34(在圖1中豎直地 示出)作為蝕刻阻擋物，防止觸點孔32的側(cè)壁被過量蝕刻而破壞相鄰元件(例如，相鄰導 電圖案20)。因此，用于本實施例的濕式蝕刻法提供接觸插塞并使得接觸插塞能夠具有基本 上一致的輪廓。本實施例利用兩個層(氧化物層30和氮化物層34)的不同蝕刻特性來蝕 刻由氮化物層34和導電圖案20限定的氧化物層30以形成觸點孔。在另一個實施例中，可 以使用干式蝕刻法(例如，各向同性蝕刻法)代替濕式蝕刻步驟來形成觸點孔。此外，形成于導電圖案20上的硬掩模層可以形成為較薄，這是因為與傳統(tǒng)各向異 性干式蝕刻工序相比濕式蝕刻工序的蝕刻選擇比相對較高。因此，高寬比減小，并且可以獲 得更大的蝕刻裕量，從而使得柵極SAC失敗的可能性更低。然后，如圖7所示，移除觸點孔44的底部上的蝕刻停止層16以敞開半導體基板10 的源極或漏極的結(jié)區(qū)域，然后在間隔物22的側(cè)壁和氮化物層34的側(cè)壁上形成接觸間隔物 42。詳細地說，使用CF4、CHF3、02、Ar、N2或它們的組合來蝕刻觸點孔44的底部上的蝕刻停
7止層16，并且接觸間隔物42由厚度為100A至300A的氮化物層形成?？梢酝ㄟ^沉積由接觸 間隔物42的材料構(gòu)成的層并且對該層進行回蝕來形成接觸間隔物42。接下來，參照圖8，在包含于觸點孔44中的結(jié)構(gòu)的整個表面上沉積厚度為500A至 2000A的多晶硅。然后，利用CMP法或回蝕法來移除多晶硅的上部以形成接觸插塞40。利用上述工序，形成圖1或圖2的半導體器件。雖然未示出，但是在圖1的接觸插 塞40(或連接插塞)上形成有位線接觸插塞和位線(未示出)、以及存儲電極接觸插塞和存 儲電極(未示出)。存儲電極直接地或經(jīng)由圖2的存儲電極接觸插塞間接地形成在接觸插 塞40上，從而使存儲電極與接觸插塞彼此電連接。雖然在以上描述中已經(jīng)討論了用SAC工序形成接觸插塞的方法以及用該方法制 造的半導體器件，但是本發(fā)明不限于此。當根據(jù)本發(fā)明使用氮化物層時，可以在不形成連接 插塞的情況下在結(jié)區(qū)域上直接形成位線觸點和存儲電極觸點以進行電連接。本發(fā)明的上述實施例是示例性的而非限制性的。各種替代及等同的方式都是可 行的。本發(fā)明并不限于本文所述的實施例。本發(fā)明也不限于任何特定類型的半導體器件。 對本發(fā)明內(nèi)容所作的其它增加、刪減或修改是顯而易見的并且落入所附權(quán)利要求書的范圍 內(nèi)。本申請要求2009年6月22日提交的韓國專利申請No. 10-2009-0055520的優(yōu)先 權(quán)，該韓國專利申請的全部內(nèi)容以引用的方式并入本文。
權(quán)利要求
一種半導體器件，包括基板，其具有結(jié)區(qū)域；字線，其形成于所述基板上，所述字線限定至少一個柵極；氮化物圖案，其形成于所述基板上，所述氮化物圖案與所述字線相交以限定區(qū)域；以及接觸插塞，其設(shè)置在由所述字線和所述氮化物圖案限定的區(qū)域中，所述接觸插塞與所述結(jié)區(qū)域接觸，所述結(jié)區(qū)域是所述柵極的源極/漏極區(qū)域。
2.根據(jù)權(quán)利要求1所述的半導體器件，還包括氧化物圖案，其形成于所述基板上除了形成所述字線和所述氮化物圖案的區(qū)域之外的 區(qū)域中。
3.根據(jù)權(quán)利要求2所述的半導體器件，其中，所述字線、所述氮化物圖案和所述氧化物圖案的高度基本上相同。
4.根據(jù)權(quán)利要求1所述的半導體器件，其中， 所述氮化物圖案是低壓(LP)氮化物。
5.根據(jù)權(quán)利要求1所述的半導體器件，還包括第一間隔物，其形成于所述字線的側(cè)壁和所述氮化物圖案的側(cè)壁上。
6.根據(jù)權(quán)利要求1所述的半導體器件，其中所述字線包括 多晶娃層；形成于所述多晶硅層上的阻擋物金屬層； 形成于所述阻擋物金屬層上的鎢層；以及 形成于所述鎢層上的柵極硬盤形掩模層。
7.根據(jù)權(quán)利要求5所述的半導體器件，還包括 第二間隔物，其形成于所述字線的側(cè)壁和上部上。
8.—種制造半導體器件的方法，所述方法包括 提供包括導電區(qū)域的基層；在所述基層上形成導電圖案； 在所述基層上形成層間絕緣層； 蝕刻所述層間絕緣層以形成溝槽；在所述溝槽內(nèi)并且在所述基層上形成絕緣圖案，所述絕緣圖案與所述導電圖案相交； 對所述絕緣圖案和所述導電圖案所限定的區(qū)域執(zhí)行濕式蝕刻以形成觸點孔；以及 在所述觸點孔內(nèi)形成接觸插塞，以將所述接觸插塞和所述導電區(qū)域電連接。
9.根據(jù)權(quán)利要求8所述的方法，其中，所述絕緣圖案和所述層間絕緣層具有不同的蝕刻特性。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述絕緣圖案包含氮化物，而所述層間絕緣層包含氧化物。
11.根據(jù)權(quán)利要求8所述的方法，其中，所述基層是半導體材料，并且所述導電區(qū)域是源極/漏極區(qū)域。
12.根據(jù)權(quán)利要求8所述的方法，其中， 所述導電圖案是字線或位線。
13.根據(jù)權(quán)利要求8所述的方法，其中，所述導電圖案使所述基層的一部分露出，所述方法還包括 在所述導電圖案和所述基層的露出部分上形成蝕刻停止層。
14.根據(jù)權(quán)利要求13所述的方法，其中，所述層間絕緣層在所述蝕刻停止層上形成，并且執(zhí)行所述濕式蝕刻來移除所述層間絕 緣層至少到所述蝕刻停止層的一部分露出為止。
15.根據(jù)權(quán)利要求14所述的方法，還包括蝕刻露出的蝕刻停止層以使所述基層的一部分露出，從而使得在所述觸點孔內(nèi)形成的 接觸插塞與所述基層的導電區(qū)域接觸。
16.根據(jù)權(quán)利要求15所述的方法，其中，使用如下氣體蝕刻所述蝕刻停止層，所述氣體包括CF4、CHF3、02、Ar和N2中的一種或多種。
17.根據(jù)權(quán)利要求8所述的方法，還包括在所述絕緣圖案的側(cè)壁和所述導電圖案的側(cè)壁上形成接觸間隔物。
18.根據(jù)權(quán)利要求17所述的方法，其中，所述接觸間隔物形成于位于所述導電圖案的側(cè)壁上的蝕刻停止層上。
19.根據(jù)權(quán)利要求8所述的方法，其中，使用如下蝕刻氣體來蝕刻所述層間絕緣層，所述蝕刻氣體包括CF4、CHF3、02、Ar、N2, C4F8、C4F6 和 CH2F20
20.根據(jù)權(quán)利要求8所述的方法，其中，使用緩沖氧化物腐蝕材料(BOE)來執(zhí)行所述濕式蝕刻。
全文摘要
本發(fā)明提供一種半導體器件及其制造方法。用濕式蝕刻法形成接觸插塞。SAC的高寬比減小并且SAC失敗減小，從而保證工序裕量。半導體器件包括半導體基板，其包括有源區(qū)和限定有源區(qū)的器件隔離層；導電圖案，其形成于半導體基板上；以及氮化物層，其與導電圖案垂直地形成于半導體基板上。
文檔編號H01L23/528GK101930967SQ20091015762
公開日2010年12月29日 申請日期2009年7月21日 優(yōu)先權(quán)日2009年6月22日
發(fā)明者黃昌淵 申請人:海力士半導體有限公司